富士通推出頂尖定制化SoC創(chuàng )新設計方法

　　2014年1月15日 – 富士通半導體(上海)有限公司宣布，成功開(kāi)發(fā)了專(zhuān)為先進(jìn)的28 nm SoC器件量身打造的全新設計方法，不僅能實(shí)現更高的電路密度，同時(shí)也可有效縮短開(kāi)發(fā)時(shí)間。采用全新設計方法能夠將電路的密度提高33%，并可將最終的線(xiàn)路布局時(shí)間縮短至一個(gè)月。這種設計方法將整合至富士通半導體的各種全新定制化SoC設計方案中，協(xié)助客戶(hù)開(kāi)發(fā)RTL-Handoff SoC器件。富士通半導體預計自2014年2月起將開(kāi)始接受采用這種全新設計方法的SoC訂單。

　　采用28 nm等頂尖制程工藝的SoC器件需要有越來(lái)越多的功能與效能，進(jìn)而要在芯片中布建越來(lái)越多的電路。未來(lái)SoC的設計將日趨復雜，開(kāi)發(fā)時(shí)間也將會(huì )因此較以往增加，同時(shí)如何有效解決功耗問(wèn)題也成為設計者的更大挑戰。

　　為應對日趨復雜的SoC設計，富士通半導體所開(kāi)發(fā)出的創(chuàng )新設計方法能實(shí)現更高的電路密度、更短的開(kāi)發(fā)時(shí)程和降低功耗，并整合至富士通半導體的各種全新定制化SoC設計方案中，協(xié)助客戶(hù)開(kāi)發(fā)RTL-Handoff SoC組件。較傳統的設計流程，設計者可采用富士通半導體的全新設計方法在相同大小的芯片中增加33%電路，而且可將最終的線(xiàn)路布局時(shí)間縮短至一個(gè)月。

　　全新設計方法將White Space有效最小化

　　全新的獨家設計流程可估算出較容易布線(xiàn)的平面圖，并根據布線(xiàn)路徑與時(shí)序收斂為內部數據總線(xiàn)進(jìn)行優(yōu)化。這些設計步驟可將無(wú)法建置晶體管的White Space數量降到最少，因而可讓芯片容納更多電路。

　　透過(guò)專(zhuān)利技術(shù)協(xié)調邏輯與物理架構

　　此專(zhuān)利技術(shù)無(wú)須更動(dòng)任何邏輯設計，即可自動(dòng)針對物理布線(xiàn)進(jìn)行網(wǎng)表數據合成，并可提升整體設計的布線(xiàn)效率以及使時(shí)序收斂變得更容易，因而可有效減少最終布線(xiàn)流程所需的時(shí)間，更可達到更高的密度整合度。

　　富士通半導體是世界級的ASIC供貨商，多年來(lái)運用在業(yè)界累積的傲人成績(jì)和專(zhuān)精技術(shù)，持續提供一站購足的完整定制化SoC解決方案，其中結合了先進(jìn)設計建置、制造服務(wù)和系統級研究、開(kāi)發(fā)支持等服務(wù)。透過(guò)上述解決方案，富士通半導體將能支持客戶(hù)快速開(kāi)發(fā)高效性能及省電的SoC器件。