新型D/A變換器AD9755及其應用

　　 AD9755是Analog Device公司生產(chǎn)的一種超高速雙端數據復用、單路輸出的14位數模轉換芯片。采用CMOS制造工藝，在單個(gè)芯片上集成了高品質(zhì)14-TxDAC+(r)核、一個(gè)基準電壓源、兼容TTL數字接口電路單元以及PPL時(shí)鐘變頻器等。它的轉換速度很高，可以達到300 Ms/s。

　　該芯片對外圍電路需求少，設計使用靈活方便。AD9755為避免使用復雜、高能耗的ECL電路，而直接利用TTL數字接口來(lái)完成300 MHz以下的高性能數摸轉換，提供了1條非常便捷的途徑?？蓮V泛應用于通信系統信號源、數字信號合成及智能儀器中。其主要特點(diǎn)為：

　　(1)轉換速率300 Ms/s；

　　(2)垂直分辨率14 B；

　　(3)工作電壓3 V；

　　(4)無(wú)雜散動(dòng)態(tài)范圍 SFDR為73 dBc(Fout=50.2 MHz, fDATA=150 MHz條件下)；

　　(5)輸入建立時(shí)間2.0 ns；

　　(6)輸出建立時(shí)間11.0 ns；

　　1 AD9755的工作原理

　　AD9755主要由兩組14位數據輸入接口、2-1復接器、DAC鎖存器、基準電壓、PMOS電流源陣列、分段切換器、PLL電路以及DAC單元等構成，其內部結構如圖1所示。采用48針LQFP封裝形式，圖中2個(gè)14位兼容TTL電平數據輸入端口，每個(gè)端口的最大輸入頻率是150 MHz，2路數據流在片內鎖存后，經(jīng)2-1復接器合成為1路300 MHz并行數據流，再經(jīng)DAC鎖存器鎖存后傳輸到分段切換部件進(jìn)行處理。

　　AD9755內置了基準電壓源，省去了常規高精度DA轉換芯片需要外接基準電壓器件的麻煩。圖1 中的PMOS電流源陣列是為保證全量程輸出電流IＯＵＴＦＳ而特別設計的，IＯＵＴＦＳ的大小由內部的基準控制放大器及外電阻RＳＥＴ決定。芯片內采用了分段結構，即將數據位分成最高5位，中間4位和最低5位，對各段的數據采用不同的數摸轉換方法，以保證數摸轉換的精度。分段切換部件將接收到的PMOS電流源陣列輸出電流，和經(jīng)DAC鎖存器鎖存好的14位數據一起進(jìn)行相關(guān)處理后，輸送至末級的DAC部件便實(shí)現了整個(gè)數模轉換過(guò)程。

　　AD9755有使用鎖相環(huán)（PLL）和不使用鎖相環(huán)兩種工作方式，取決于PLLVDD腳接電源或地。當輸入時(shí)鐘的占空比不是50%時(shí)，可使用PLL工作方式。PLL電路內部的VCO可形成100~400 MHz的周期信號，用戶(hù)通過(guò)設定DIV0、DIV1腳來(lái)決定該周期信號的分頻等級（如表2所示）。PLL在對該分頻信號和外部輸入時(shí)鐘進(jìn)行相位檢測后，與鎖相環(huán)路一起來(lái)完成時(shí)鐘頻率的鎖定。當不使用鎖相環(huán)時(shí)， DIV0、DIV1腳決定了如表2所示的4種工作狀態(tài)。在隔行、外倍頻方式下，外部時(shí)鐘應是輸入數據率的兩倍；在單選1（或2）端口方式（即只完成1路DA變換時(shí)），以及在隔行、內倍頻方式時(shí)外部時(shí)鐘應設置成與輸入數據率相一致。

　　AD9755提供了1對互補電流輸出IＯＵＴＡ,IＯＵＴＢ,它們都是輸入數據的函數，可表示為：

　　如圖1所示，IＯＵＴＡ,IＯＵＴＢ,可直接由50 Ω電阻(最好使用有良好溫度特性的精密電阻)接到模擬地。最終的差分輸出電壓值為：（IＯＵＴＡ-IＯＵＴＢ）×50。

　　2　應用設計

　　下面給出一個(gè)以AD9755作為數模轉換器來(lái)產(chǎn)生任意波形的實(shí)例。首先在PC機上進(jìn)行波形編輯，具體方式可以是表頁(yè)輸入、數學(xué)表達式或通過(guò)鼠標繪制圖形。由軟件選擇正弦波、通用函數或偽隨機噪聲等，并設定信號的幅度、頻率、偏置量，再經(jīng)快速演算得到波形數據。波形數據經(jīng)PCI卡寫(xiě)入到兩組大容量SRAM器件（IDT71V3558，最高工作頻率200 MHz）后，等待上層系統的DA啟動(dòng)命令。

　　DA啟動(dòng)后，由ISP芯片（isp2128VE,最高工作頻率250 MHz）形成75 MHz的高速地址，驅使雙路SRAM數據連續并行輸出。這兩路輸出的數據分別輸送至AD9755的數據端口1和數據端口2。由于系統采用了高性能的150 MHz恒溫晶振，因此AD9755的工作方式簡(jiǎn)單設定為不使用鎖相環(huán)的隔行、外倍頻方式，應用電路圖如圖2所示。

　　

　　值得指出的是，AD9755有著(zhù)比較靈活的時(shí)鐘接入方式?？梢允遣罘纸尤?，也可以是單端接入，甚至可以直接使用VＰ－Ｐ在1 V以上的正弦波，不同的接入方式應使用與之相適應的濾波網(wǎng)絡(luò )。而對于輸出信號要求極為嚴格的應用場(chǎng)合，為了在輸出信號上有效抑制雜散電平和消除相位噪聲，時(shí)鐘同步的處理宜選用翻轉速度比較好的高性能器件；以保證信號的邊沿陡峭、前后抖動(dòng)最小。

　　圖3給出了AD9755的工作時(shí)序圖。由于輸入數據端口鎖存及DAC鎖存都發(fā)生在CLK的上升沿，為了保證足夠的數據建立時(shí)間和數據的正確性，兩個(gè)14位數據端口數據的變化最好在CLK的下降沿完成。DAC的變化時(shí)間出現在第3個(gè)時(shí)鐘周期上，并有1個(gè)tＰＤ小于1ns的傳播延遲。不難看出，AD9755的工作時(shí)鐘正好是數據變化率的2倍，依次完成了2個(gè)數據通道的交替數模轉換。SRAM組Ⅰ存放的是任意波形的奇數點(diǎn)數據，而SRAM組Ⅱ存放的是波形的偶數點(diǎn)數據，IＯＵＴＡ或IＯＵＴＢ上反映的是與原數據順序一致的DAC。

　　由于任意波形的頻率成分異常豐富，共模噪聲及高次諧波的出現不可避免地會(huì )降低輸出信號質(zhì)量。為了改善DA變換的線(xiàn)性度，最大程度地抑制失真與噪聲，并提高信號源的負載能力，圖2中的輸出方法與圖1中直接連50Ω到模擬地的方法不同，即引入了寬帶運放MAX4100(帶寬為500MHz)。

　　最后需要強調的是，高速TTL數字電路、高速模擬電路，也應和ECL電路要求一樣，通過(guò)阻抗匹配來(lái)克服信號的過(guò)沖震蕩。按照傳輸線(xiàn)理論來(lái)設計好帶線(xiàn)和微帶線(xiàn)，PCB連線(xiàn)的阻抗值與電路板銅箔厚度、板層之間填充介質(zhì)材料及其高度相關(guān)，計算辦法參見(jiàn)文獻2。選用了多層制板，確定電路板層數的根據是：NL=5log［AｎｆＣＬＫ］。其中，Aｎ為數據總線(xiàn)寬度，ｆＣＬＫ為最高工作頻率。

參考文獻

1 AD9755 14-Bit 300MSPS High Speed TxDAC+(r) D/A Converter DatasheetAnalog Devices Inc

2 Martin O′Hara．EMC at Component and PCB. Level．Newnes， 1997.2