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模數轉換器時(shí)鐘優(yōu)化:測試工程觀(guān)點(diǎn)

作者： 時(shí)間：2011-12-05 來(lái)源：網(wǎng)絡(luò ) 收藏
SNR，綠色曲線(xiàn)示出了在相同的時(shí)鐘下，使用FPGA作為高性能振蕩器和轉換器之間的門(mén)驅動(dòng)器時(shí)獲得的性能與基線(xiàn)性能之間的差異。在40 MHz下，FPGA將SNR減少到52 dB（8.7 bit性能），而DCM貢獻了額外8 dB（1.3 bit）的SNR下降。SNR下降29 dB的性能差異是非常令人擔憂(yōu)的，在使用式1計算時(shí)，意味著(zhù)FPGA驅動(dòng)器門(mén)自身即可帶來(lái)約10 ps的抖動(dòng)。

模數轉換器時(shí)鐘優(yōu)化:測試工程觀(guān)點(diǎn)
圖18. FPGA門(mén)驅動(dòng)電路影響AD9446-80的性能

選擇最佳的時(shí)鐘驅動(dòng)器是困難的。表2給出了市售的多個(gè)驅動(dòng)器門(mén)所增加抖動(dòng)的大致比較結果。表格下方給出的建議有助于獲得優(yōu)良的ADC性能。

表2. 時(shí)鐘驅動(dòng)器門(mén)及其增加的抖動(dòng)

邏輯系列注釋

FPGA

33 ps~50 ps（僅包括驅動(dòng)器門(mén)，未包括DLL/PLL內部的門(mén)）1

74LS00

4.94 ps2

74HCT00

2.2 ps2

74ACT00

0.99 ps2

MC100EL16 PECL

0.7 ps2

AD951x系列

0.22 ps2

NBSG16，ECL擺幅減少（0.4V）

0.2 ps2

ADCLK9xx，ECL時(shí)鐘驅動(dòng)器系列

0.1 ps2

1制造商的說(shuō)明書(shū)
2基于A(yíng)DC SNR的下降換算的值

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