高速模數轉換器AD9225存儲電路設計

　　圖4 AD9225與628512的接口圖

　　AD9225輸出的12位數據,再加溢出指示位OTR共13位與兩片628512相連。兩片628512組成并聯(lián)結構,由同一地址發(fā)生器產(chǎn)生地址,同一寫(xiě)信號線(xiàn)控制寫(xiě)操作。20位地址發(fā)生器由五片同步計數器74161構成。注意,此處不能采用異步計數器,因為異步計數器的輸出延時(shí)太大。

　　存儲器的存儲過(guò)程可以分解成三個(gè)過(guò)程來(lái)討論：① 地址碼加在RAM芯片的地址輸入端,選中相應的存儲單元,使其可以進(jìn)行寫(xiě)操作。② 將要寫(xiě)入的數據放在數據總線(xiàn)上。③ 加上片選信號及寫(xiě)信號,這兩個(gè)有效信號打開(kāi)三態(tài)門(mén),使DB上的數據進(jìn)入輸入回路,送到存儲單元的位線(xiàn)上,從而寫(xiě)入該存儲單元。

　　圖4所示的接口電路中,地址碼信息和數據碼信息在同一時(shí)鐘信號的上升沿產(chǎn)生,片選線(xiàn)由地址發(fā)生器的最高位(A19)提供。寫(xiě)信號線(xiàn)是接口的最關(guān)鍵部分,它必須保證在AD9225轉換完成以后,在保持地址信息和數據信息不變的情況下,有足夠的低電平持續時(shí)間完成存儲操作。低速的數據采集系統可直接采用CLK作為寫(xiě)信號。高速ADC在使用時(shí),對時(shí)鐘的占空比要求很高。AD9225要求CLK的占空比在45%~55%之間,如果還直接采用CLK作為寫(xiě)信號,將難以滿(mǎn)足要求。例如,如果采樣速率為10 Msps,CLK的低電平持續時(shí)間僅為50 ns,小于628512的存儲時(shí)間70 ns,因此,必須要對晶振信號進(jìn)行適當的邏輯轉換以獲得足夠的寫(xiě)周期?？紤]到寫(xiě)信號僅在低電平狀態(tài)有效,在產(chǎn)生信號時(shí),可以盡量減少高電平的持續時(shí)間。經(jīng)過(guò)多次仿真試驗,作者采用圖5所示的邏輯控制電路來(lái)獲得相應的寫(xiě)信號。

　　圖5 邏輯控制電路

　　對應于此邏輯電路的時(shí)序如圖6所示。

　　圖6 邏輯控制電路時(shí)序圖

　　5 結論

　　本文詳細介紹了一種高 速A/D轉換芯片AD9225的結構和應用,在比較了各種高速數據采集系統的存儲方案的基礎上,給出了AD9225與628512存儲器的接口電路。該電路實(shí)際上是高速ADC與一般RAM接口的縮影。在寫(xiě)信號的實(shí)現上,采用了控制邏輯,具有創(chuàng )新性和通用性。