基于SAR-ADC的高精度電流檢測電路

作者 鄒志革 唐嘉杰 段華麗(華中科技大學(xué) 光學(xué)與電子信息學(xué)院，湖北 武漢 430074)

　　摘要：本文設計了電流檢測電路，用于檢測芯片的工作電流，比如物聯(lián)網(wǎng)芯片、消費電子這些電路待機時(shí)電流可以低到幾十微安，我們將檢測精度設置為10 μA。

　　關(guān)鍵詞：電流檢測電路;逐次逼近型;模數轉換器;精度;

　　*獲得第二屆(2018)全國大學(xué)生創(chuàng )新創(chuàng )業(yè)大賽“紫光展銳杯”特等獎。

　　我們采用8位的電荷重分配SAR-ADC進(jìn)行電流檢測。在設計過(guò)程中主要從三個(gè)指標切入：面積、精度、功耗。其中面積是最重要的因素，為減小面積，我們盡量減小電路規模，采用合理的版圖布局，面積為0.0388 mm²;電流檢測范圍為1 mA~100 mA，檢測精度總體達到1%,工作電壓為1 V 時(shí)，整體功耗為19.3254 mW;由于主要的檢測對象是低頻甚至直流電流，對于檢測速度的要求不高，我們的電流檢測頻率是22.7 kHz。電流檢測電路主要分為以下模塊：帶隙、分壓模塊、電容陣列、電壓比較器、SAR控制邏輯、開(kāi)關(guān)邏輯、輸出寄存器等，采用預檢測、精確檢測兩過(guò)程，實(shí)現電流的精確測定。

　　1 電路概述

　　電路總體框架如圖1，主體為8位電荷重分配SAR-ADC結構。檢測過(guò)程分為預檢測和精確檢測。預檢測時(shí)由帶隙及分壓模塊產(chǎn)生V_ref0以及V_cm，經(jīng)過(guò)等比電容陣列到達比較器，比較器的輸出經(jīng)過(guò)SAR逐次比較型控制邏輯反饋給電容陣列，控制開(kāi)關(guān)的接入。逐位比較之后將每位數據存入寄存器，輸出最終量化碼。精確比較則是通過(guò)控制邏輯高三位數字量輸出反饋，經(jīng)過(guò)分壓模塊選取正確的檢測檔位，從而得到合適V_ref及V_cm，再進(jìn)行精確檢測并輸出結果。

　　1.1 基本模塊概述

　　本節主要對我們所實(shí)現的SAR-ADC基本模塊的功能及其優(yōu)缺點(diǎn)進(jìn)行了簡(jiǎn)單的描述，包括帶隙基準模塊、采樣電路、電容陣列和比較器。

　　1.1.1 帶隙基準模塊

　　傳統帶隙含有運放，使電路結構設計復雜，且含有電阻，存在精度及面積問(wèn)題，功耗也較大。我們所采用的無(wú)電阻無(wú)運放的帶隙結構，電路結構簡(jiǎn)單，工藝兼容性好，且功耗較低，溫度系數為85 ppm。

　　1.1.2 采樣電路

　　傳統的采樣為開(kāi)關(guān)電容或是傳輸門(mén)控制。我們所采用的是柵壓自舉開(kāi)關(guān)，有效的提高了開(kāi)關(guān)線(xiàn)性度，減小了采樣信號的失真，但這也會(huì )使電路復雜度提高。同時(shí)，需要關(guān)注的是由于尺寸設計問(wèn)題而導致在線(xiàn)性度及寄生電容之間的折衷。

　　1.1.3電容陣列

　　依次由大小分別2⁷、2⁶、2⁵、2⁴、2³、2²、2¹、2⁰、20倍cmin電容構成。電容中最后一個(gè)電容為dmmmy電容，只參與采樣過(guò)程，轉換過(guò)程中始終接地。轉換過(guò)程分為傳統的三階段：采樣階段、保持階段、電荷再分配階段。

　　1.1.4比較器

　　比較器電路由前置運放和latch鎖存器組成。

　　運放采用簡(jiǎn)單的差分共源級輸入結構，為了減小噪聲采用P管輸入。我們采用負反饋電阻負載，采用電流抵消技術(shù)，可以提高運放的增益，通過(guò)調節負載管的尺寸可以得到很大的增益，且還有一個(gè)好處是負載管自偏置不需要額外的偏置電路提供偏置。

　　latch鎖存器由兩個(gè)背靠背的反相器正反饋實(shí)現兩個(gè)信號的比較。

　　1.1.5 輸出陣列

　　輸出陣列由8個(gè)寄存器組成，下一次采樣開(kāi)始時(shí)即將上一次檢測結果輸出。作用是將原本的逐位輸出轉化為同步輸出，且能持續11個(gè)時(shí)鐘周期，方便讀數，提高精度，也能提供控制分壓模塊的選擇信號。

　　1.2 特色模塊

　　本節包括分壓模塊、SAR控制邏輯、開(kāi)關(guān)邏輯三部分，這也是我們電路的主要創(chuàng )新點(diǎn)，突破了以往ADC的思路。

　　1.2.1 分壓模塊

　　以往ADC參考電壓固定，分辨率在整個(gè)測量范圍內為定值，而我們通過(guò)分壓模塊改變ADC參考電壓Vref來(lái)達到不同檢測范圍下的1% 精度，其它電路無(wú)須修改，同時(shí)減小了電路面積(8位)，無(wú)需為實(shí)現10 mA的精度而使用更高位數ADC。

　　預檢測時(shí)，采用帶隙產(chǎn)生的電壓即最大電壓直接作為ADC的基準電壓，便可以得到一組輸出。然后用該組輸出的高三位的八種不同情況來(lái)作為分壓模塊的反饋控制，來(lái)選取準確的檔位和適當的基準電壓Vref，進(jìn)入精確檢測，可得到精確的檢測結果。用預檢測進(jìn)行反饋控制，這樣做使我們犧牲了一部分的速度來(lái)實(shí)現更好的精度。

　　表1為分壓選檔的情況。

　　1.2.2 SAR控制邏輯

　　SAR控制邏輯實(shí)則為ADC的一個(gè)難點(diǎn)，我們通過(guò)使用包含異步清零和置一的D觸發(fā)器組成的電路來(lái)實(shí)現控制邏輯，原理易于理解，電路簡(jiǎn)單，易于實(shí)現。

　　表2為控制邏輯的有限狀態(tài)轉移圖。

　　當有Reset信號時(shí)，所有觸發(fā)器復位輸出0;無(wú)Reset信號，且時(shí)鐘上升沿到來(lái)時(shí)，從最高位開(kāi)始將該位輸出先置位1，比較后的出實(shí)際D值，確定該位，從左到右一次進(jìn)行，當九個(gè)時(shí)鐘周期后，確定了輸出的數字量，此時(shí)下一個(gè)時(shí)鐘沿來(lái)時(shí)，數字量同時(shí)輸出。

　　1.2.3 開(kāi)關(guān)邏輯

　　開(kāi)關(guān)邏輯，采用選擇器構成，開(kāi)關(guān)邏輯主要控制電容的負極板，根據reset和SAR邏輯輸出的數字量來(lái)控制開(kāi)關(guān)在不同階段接入哪一個(gè)信號。

　　具體控制原理如圖3。

　　2 總體仿真

　　2.1 輸出波形仿真

　　仿真電路圖如下，完整的檢測過(guò)程如下，首先將待檢測的電流轉換為電壓V_in，采樣后以V_ref0(帶隙產(chǎn)生的電壓)對Vin進(jìn)行逐次量化，量化過(guò)程已在設計報告中詳細描述，得到輸出結果后利用輸出的高三位(即OUT7-OUT5)對分壓模塊進(jìn)行控制，選擇適當的V_ref(V_ref0分壓得到)，對V_in進(jìn)行再一次采樣量化，旨在選取適當的量程，提高精度。

　　其中，電源電壓V_dd=1 V，假設待檢測電流轉化所得的電壓V_in=0.7 V，設此時(shí)的V_ref0 =1 V，可知準確的基準V_ref=0.75 V，V_cm定義為V_ref的一半。分兩個(gè)階段，預檢測時(shí)ADC輸出數字量前三位101可確定正確檔位為V_ref = 0.75 V，精確檢測時(shí)ADC輸出數字量為239，即11101110。CLK信號用脈沖源產(chǎn)生，其周期為2 ms，占空比50%，即頻率為500 kHz，由于A(yíng)DC完成一次完整轉換需要22個(gè)時(shí)鐘周期，因此ADC的工作頻率為22.7 kHz，reset信號代表采樣，其周期為22ms，高電平持續時(shí)間為2 ms。

　　說(shuō)明：根據比較器的帶寬可知，實(shí)際的檢測速度還可以更快，但由于本作品的檢測對象是頻率較低的電流，因此適當降低了速度，以求更高穩定性。

　　我們進(jìn)行了50 ms時(shí)域仿真，所得輸出波形如圖4。

　　圖中預檢測輸出10110001，即177，與理論值179有一定偏差，但能選定0.75檔位，精確檢測時(shí)，輸出結果是11101110，即238，理論值是239，據此測算得到的電壓為238/256×0.75 = 0.697 ，與實(shí)際值0.7的誤差為0.4%，因此電流檢測誤差符合要求。

　　2.2 整體功耗仿真

　　總體功耗為19.3254 mW(不包括帶隙、時(shí)鐘等外部模塊)，工作電壓為1 V，因此工作電流時(shí)19.3254mA。

　　3 版圖

　　SAR-ADC的總體版圖面積為0.0388 mm²。

　　4 總體性能

　　主要技術(shù)指標見(jiàn)表5。

　　5 結論與展望

　　5.1 電容陣列

　　考慮基于電容拆分技術(shù)的V_cm-based電容開(kāi)關(guān)時(shí)序，與我們目前所設計的單端電容開(kāi)關(guān)時(shí)序相比，不僅在抑制噪聲方面有顯著(zhù)提升，該電容DAC也將面積減少了50%。

　　5.2 SAR控制邏輯

　　SAR-ADC在SAR邏輯的控制下實(shí)現逐次逼近的過(guò)程。為了進(jìn)一步降低數字電路的功耗，可以采用基于動(dòng)態(tài)邏輯的SAR控制技術(shù)，可以很大程度上減少數字電路的復雜程度，同時(shí)由于使用的晶體管數目較少，功耗大大降低而且速度也有較大的提高。

　　5.3 電容失配

　　我們考慮設計采用全定制的三明治結構單位電容，它主要是利用金屬層之間的寄生電容來(lái)實(shí)現所需的電容值，且通過(guò)合理的版圖布局能實(shí)現良好的匹配。

　　5.4 精度

　　我們目前的電路存在1 mA時(shí)只能達到4%的精度。且完成一次檢測，大部分的情況需要22個(gè)時(shí)鐘周期。我們考慮完成一位的檢測就進(jìn)行參考電壓的調整，不僅可以縮短檢測周期，還可以達到每個(gè)電流的精度要求。

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　　作者簡(jiǎn)介：

　　唐嘉杰(1996—)，男;段華麗(1997—)，女。二人均為本科生，2015級，專(zhuān)業(yè)是集成電路設計與集成系統(卓越班)。

本文來(lái)源于科技期刊《電子產(chǎn)品世界》2019年第2期第84頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處