一種高精度離散時(shí)間Σ?Δ調制器的設計*

*基金項目：遼寧省教育廳青年科技人才“育苗”項目，項目編號：LQ2019019

0 引言

隨著(zhù)人們生活水平的不斷提高，人們越來(lái)越重視自身的健康狀況。但人體健康狀況的檢測無(wú)法通過(guò)直接觀(guān)察得到，需要通過(guò)精密的醫療儀器對各種信號進(jìn)行提取如心率、腦電等。人體生物電信號大多為幾百赫茲的模擬信號，無(wú)法直接對其處理，需要先將其轉換為數字信號，所以設計一款應用于低信號帶寬的高精度Σ ? Δ 調制器是十分必要的^[1]。文獻[2]采用五階一位量化結構，調制器的信噪比為116.5 dB。文獻[3]采用MASH2-2結構，調制器的有效位數為17.18 bit。文獻[4]采用三階四位量化器結構，調制器的精度為17.68 bit。目前在低信號帶寬下的Σ ? Δ 調制器的有效位數大多低于20bit，且高精度調制器結構大多采用三階以上和多比特量化器的結構。由于單環(huán)高階調制器所以的積分器在同一環(huán)路，階數越高，級聯(lián)積分器的高頻段增益越大，導致系統不穩定。而多比特量化器位數越高，需要的電路越復雜，功耗越大，同時(shí)多位的反饋DAC 會(huì )降低系統的線(xiàn)性度。本文綜合精度、功耗、電路線(xiàn)性度等因素，利用SDToolBox 工具包在Simulink 環(huán)境下，設計一款分辨率為24 bit 的三階一位量化前饋結構的Σ ? Δ 調制器，并基于0.18 μm MOS 工藝設計晶體管電路。

1 調制器的行為級建模與仿真

1.1 調制器原理

高階調制器簡(jiǎn)易電路框圖如圖1所示，該調制器由環(huán)路濾波器、量化器以及數模轉換器構成。其中X (n)為輸入信號，Q(n)為量化噪聲，Y(n)為調制器的輸出。

對整個(gè)調制器結構進(jìn)行分析可得：

式（1）可知，當 H(z) 足夠大時(shí)， 而趨于0，輸出信號近似等于輸入信號，從而最小化量化噪聲，提高系統的信噪比。在實(shí)際應用中，輸入信號頻率較低，過(guò)采樣后大部分的量化噪聲位于信號帶寬之外，故H(z)為低通特性的濾波器即滿(mǎn)足噪聲整形要求。

1.2 架構的選擇

理論上調制器的最大信噪比為：

式中，N 為量化位數、OSR 為過(guò)采樣率、L 為調制器階數。由式（2）可知使用多位量化器、提高過(guò)采樣率及采用更高階調制器可提高調制器的精度。多位量化器可以在低過(guò)采樣率下獲得較高的信噪比，但需要設計額外的數字矯正電路用于消除量化器的非線(xiàn)性，不僅使電路設計更加復雜，還引入了額外功耗。所以本設計采用單bit量化器。根據文獻[5] 可知：N 階單bit 無(wú)零極點(diǎn)優(yōu)化的Σ ? Δ 調制器可以實(shí)現的最大信號與量化噪聲之比（SQNR）值與階數N 及過(guò)采樣率OSR 有關(guān)，如圖2 所示。

圖2 N階1位調制器的SQNR限制

若調制器的有效位數達到24 bit，則SNR 需達到147 dB?？紤]系統的穩定性，采用三階、過(guò)采樣率為512 的系統結構。與反饋結構相比，前饋結構的輸入信號直接加到量化器的輸入端，積分器不含輸入信號，因此對積分器的動(dòng)態(tài)范圍和線(xiàn)性度要求也相對寬松，非常適合低電源電壓使用。設計采用的三階前饋結構如圖3所示。

圖3 中，a_i,b_i,c_i,x_i(i=1,2,3)為積分器輸出的反饋系數，輸入前饋系數，積分器增益系數和積分器的輸出。

1.3 系數的確定

使用SDToolBox 包中的synthesizeNTF 函數得到初始的噪聲傳遞函數，具體使用方式如下：

NTF = synthesizeNTF(order = 3,osr = 512,0,H_{_ inf}=1.5,0) 

order：調制器的階數，osr ：過(guò)采樣率，H_{_ inf} ：NTF的最大帶外增益。根據Lee 準則^[6]，NTF在所有頻率上的最大增益小于1.5，則一位量化調制器多半是穩定的，故H_{_inf}=1.5。使用realizeNTF輔助函數求出相關(guān)系數，省去繁瑣的計算過(guò)程。由于比例系數決定電容值的比，因此在設計時(shí)需要考慮電路級設計中較為容易實(shí)現的電容值比并確保積分器的輸出擺幅在預期范圍內。若第1級積分器的輸出擺幅過(guò)大，則需要將第1 級積分器的增益系數減小為原來(lái)的以此來(lái)降低第1 級積分器的輸出擺幅。同時(shí)為了確保傳遞函數及x₂保持不變，需將后模塊的系數需要放大至原來(lái)的x倍。通過(guò)scaleABCD函數對綜合后的參數進(jìn)行動(dòng)態(tài)范圍縮放，再經(jīng)反復仿真驗證，調制器系數如表1 所示。

進(jìn)一步考慮動(dòng)態(tài)縮放后系數值的可行性，將系數值代入到系統中，利用SDToolBox 工具包對系統的穩定性進(jìn)行分析，得到的結果如圖4 所示。由圖4 可知，z = 1 時(shí)，有1 個(gè)零點(diǎn)且3 個(gè)極點(diǎn)的位置均在單位圓內，該系統是穩定的。

圖4 零極點(diǎn)分布

理想情況下調制器輸出的頻譜圖如圖5所示。當輸入信號幅度為0.45 V 時(shí)，調制器的有效位數為24.17 bit，滿(mǎn)足設計要求。

1.4 非理想化建模

對非理想化因素如時(shí)鐘抖動(dòng)、開(kāi)關(guān)熱噪聲、運放的非線(xiàn)性和噪聲等進(jìn)行建模驗證電路性能。

1.4.1 時(shí)鐘抖動(dòng)

Σ ? Δ調制器主要是由開(kāi)關(guān)電容電路構成，而開(kāi)關(guān)電容電路是通過(guò)控制時(shí)鐘的高低電平的轉換完成采樣和積分操作。時(shí)鐘的電平變化不是立即完成的，存在時(shí)鐘抖動(dòng)現象。時(shí)鐘抖動(dòng)現象會(huì )直接導致均勻的周期性采樣變得非均勻。設輸入信號是幅度為A，頻率為f_in的正弦波，時(shí)間偏差范圍為[?δ，δ ]，其時(shí)鐘抖動(dòng)^[6]：

加入時(shí)鐘抖動(dòng)模型，得到在不同時(shí)鐘抖動(dòng)下，調制器的SNR 如圖6 所示。

時(shí)鐘抖動(dòng)對SNR 的影響有限，即使時(shí)鐘抖動(dòng)高達1 000 ps，調制器的SNR 僅下降了7 dB。

1.4.2 KT/C熱噪聲

開(kāi)關(guān)熱噪聲是影響調制器性能的重要因素，而開(kāi)關(guān)電容電路的熱噪聲主要是由采樣電容決定的。第一級積分器的采樣電容決定了調制器的噪聲底板，其等效熱噪聲^[8]為

式中， k為玻爾茲曼常數；T為絕對溫度； c_s為采樣電容。加入KT/C熱噪聲模型，得到采樣電容對調制器性能的影響如圖7 所示。

由圖7 可知，采樣電容為4 pf 時(shí)，調制器的SNDR下降至136 dB。增加采樣電容至16 pf，調制器的SNR為139 dB 并沒(méi)有太大的提高，反而會(huì )增加芯片面積、增加運算放大器的設計難度。

1.4.3 運算放大器的非理想因素

運算放大器是積分器的核心模塊，其性能決定了整個(gè)調制器所能達到的最高指標。運算放大器的非理想因素包含有限增益、有限帶寬與輸出擺幅、壓擺率和噪聲等。由于有限直流增益的影響，采樣電容中的電荷無(wú)法完全轉移到積分電容中，積分器發(fā)生電荷泄漏，從而改變信號傳遞函數的極點(diǎn)位置，造成系統的不穩定。而有限的單位增益帶寬會(huì )影響小信號的建立時(shí)間，在第n 個(gè)積分周期，開(kāi)關(guān)電容型積分器的輸出電壓為：

式（5）中，α 與積分泄露有關(guān)；τ 為積分器的時(shí)間常數，與運算放大器的單位增益帶寬有關(guān)。圖8 是不同增益下，調制器信噪比的情況。

根據圖8 可知，在運算放大器的直流增益大于60 db，調制器的SNR 穩定在140 dB 以上。

1.5 Simulink仿真

對上述的非理想因素進(jìn)行仿真。通過(guò)反復仿真驗證，確定的參數如表2 所示。

考慮非理想因素時(shí)，三階調制器的輸出頻譜如圖9所示。SNDR為135.6 dB， 調制器的有效位數為22.23 bit。

2 cadence下晶體管級電路的設計與仿真

2.1 電路設計

采用開(kāi)關(guān)電容電路實(shí)現的單環(huán)三階一位量化Σ ? Δ調制器整體框圖如圖10 所示。整個(gè)電路系統工作在兩項非交疊時(shí)鐘下，為了降低溝道電荷注入效應，對CK1、CK2 進(jìn)行延時(shí)CK1D、CK2D。當CK1 為高電平、CK2 為低電平時(shí)，系統工作在采樣狀態(tài)；CK2 為高電平、CK1 為低電平時(shí)，系統工作在積分狀態(tài)。

2.1.1 全差分放大器

基于0.18 μm CMOS 工藝設計電路。根據表2 中非理想取值可知，積分器中的運算放大器需要60 dB 以上的直流增益來(lái)滿(mǎn)足精度要求。單極共源共柵結構運算放大器相比兩級運算放大器沒(méi)有那么高的直流增益，但也能輕松到達60 dB 的增益，前者有著(zhù)更大的增益帶寬積，后者會(huì )引入額外的零極點(diǎn)，導致電路系統的不穩定。而折疊式共源共柵放大器相較于套筒式結構，有著(zhù)較大輸入共模范圍和輸出擺幅，且輸入電壓范圍和輸出電壓范圍沒(méi)有關(guān)聯(lián)，故采用折疊式共源共柵放大器結構，具體結構如圖11 所示。

圖11 中左邊部分為折疊共源共柵的電路結構，右邊為開(kāi)關(guān)電容共模反饋。開(kāi)關(guān)電容共模反饋電路控制運放的輸出共模電壓，以獲得較大的動(dòng)態(tài)范圍。同時(shí)開(kāi)關(guān)電容共模反饋和開(kāi)關(guān)電容積分器使用同一個(gè)時(shí)鐘，不需要額外設計時(shí)鐘，簡(jiǎn)化了電路結構。圖12 為全差分運算放大器在不同溫度與工藝角下的幅頻特性曲線(xiàn)圖。

圖12 運算放大器幅頻特性仿真結果

運算放大器的直流增益為72 dB 以上，增益帶寬積為15 MHz 以上，相位裕度為88° 。

2.1.2 量化器

Σ ? Δ調制器的噪聲整形技術(shù)會(huì )對量化器的非理想因素進(jìn)行處理，因此對量化器的性能要求并不高。一位量化器采用速度快、功耗低的Class-AB 鎖存比較器和SR鎖存器，其結構如圖13 所示。當CLK 為低電平時(shí)，比較器處于復位狀態(tài)。當CLK 為高電平時(shí)，比較器處于比較狀態(tài)。

2.2 仿真結果

使用spectre 仿真工具進(jìn)行瞬態(tài)仿真，將仿真結果導入Matlab 的PSD 模塊計算結果。輸入信號幅度為0.5 V、頻率為375 Hz、過(guò)采樣率為512 GSa/s，在不同溫度與工藝角下，調制器的信噪比結果如下表3。

在常溫和TT 工藝角下，電路仿真結果如圖14 所示。調制器的信噪比為133.5 dB，有效位數為21.89 bit。

2.3 結果對比

表4 為近幾年國外內設計的低信號帶寬下Σ ? Δ 調制器的對比情況。由表可知：本文在未采用三階以上結構及多位量化器的情況下，僅采用最簡(jiǎn)單的三階一位量化器結構，就實(shí)現了21.89 bit 的有效位數，大大地降低了電路設計的復雜性。

3 結束語(yǔ)

本文設計了一款信號帶寬為1 kHz 的單環(huán)三階一位量化前饋結構的Σ ? Δ 調制器。進(jìn)行了非理想因素的行為級仿真，確定電路子模塊的性能參數。在1.8 V 電源電壓下，采用0.18 μm CMOS 工藝實(shí)現晶體管級電路設計。仿真結果表明：電路的有效位數為21.89 bit，實(shí)現了低信號帶寬場(chǎng)合下的高精度轉換?？蓮V泛應用于心電圖測量、腦電圖測量等醫療領(lǐng)域。

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（本文來(lái)源于《電子產(chǎn)品世界》雜志2023年5月期）