短波信道模擬器中數字下變頻的設計

圖2 基于查表法的NCO 原理圖

　　圖2 中，32 位累加器由一個(gè)32 位的加法器和一個(gè)32 位寄存器組成，在時(shí)鐘的作用下，加法器通過(guò)寄存器將輸出數據送入到加法器的一個(gè)輸入端,與32 位的頻率控制字進(jìn)行相加運算，得到一個(gè)有規律的相位累加結果。查找表實(shí)際上是一個(gè)存儲了正弦信號抽樣點(diǎn)幅度編碼的只讀存儲器ROM，但ROM表的大小會(huì )隨地址位數的增加成指數遞增關(guān)系，因此，為了不減少查找表的地址位數而滿(mǎn)足信號性能,必須采用優(yōu)化方法來(lái)減小ROM 表的大小。根據正弦波的對稱(chēng)特性，只需存儲四分之一周期的幅值，再通過(guò)相應的轉換即可恢復出整個(gè)周期的幅值。同時(shí)，由于余弦波和正弦波相位差為??/ 2，可以很容易地實(shí)現余弦信號。

　　完成DDC 的NCO 模塊設計后，將需要下變頻的輸入信號與NCO 產(chǎn)生的2 路正交本振信號進(jìn)行相乘，完成數字混頻正交變換，即完成頻譜搬移。

　　2. 2 CIC 濾波器設計

　　CIC 積分梳狀濾波器是實(shí)現高速抽取非常有效的單元。CIC 濾波器的單位沖激響應為：

從式( 2) 可以看出CIC 濾波器由2 部分組成，即積分器和梳狀器級聯(lián)組成，其實(shí)現非常簡(jiǎn)單，只有加減運算，沒(méi)有乘法運算，FPGA 實(shí)現時(shí)可達到很高的處理速率。但是，單級CIC 濾波器的旁瓣電平只比主瓣低13. 46 dB，這就意味著(zhù)阻帶衰減很差，一般是難以滿(mǎn)足實(shí)用要求的。為了降低旁瓣電平，可以采取多級CIC 濾波器級聯(lián)的辦法解決。

　　N 級CIC 濾波器級聯(lián)的帶內容差是單級CIC 濾波器帶內容差的N 倍，這意味著(zhù)多級CIC 濾波器級聯(lián)增大阻帶衰減的同時(shí)也增大了帶內容差。所以,CIC 濾波器的級聯(lián)數是有限的不宜超過(guò)5 級。

　　該設計中，CIC 濾波器需要完成16 倍的抽取,采用5 級級聯(lián)來(lái)實(shí)現，輸入和輸出部分的位寬均為12 bit，在MATLAB 仿真的結果如圖3 所示。

圖3 CIC 濾波器幅度特性

　　經(jīng)過(guò)CIC 濾波器后，信號采樣速率經(jīng)過(guò)16 倍抽取后變?yōu)? MHz，從而實(shí)現了抽取功能，同時(shí)也降低了采樣速率。