短波信道模擬器中數字下變頻的設計

引言

　　短波通信信道具有時(shí)變和色散的特性，并且容易受到噪聲干擾，所以模擬其傳輸特性，具有很高的實(shí)用價(jià)值。短波信道模擬器借助先進(jìn)的仿真技術(shù)手段實(shí)現在實(shí)驗室環(huán)境下進(jìn)行通信試驗，因其具有有效性、經(jīng)濟性、安全性和直觀(guān)性等特點(diǎn)，在通信試驗中可廣泛使用。傳統的短波信道模擬器大部分停留在話(huà)音帶寬上，其主要不足是功耗過(guò)高、體積龐大、可控性不高及實(shí)時(shí)性不好。模數轉換器( A/ D)器件和數字信號處理理論的飛速發(fā)展，為研制寬帶短波信道模擬器奠定了堅實(shí)的基礎，但由于現有的數字信號處理器( DSP) 處理速度有限，往往難以對高速率A/ D 采樣得到的數字信號直接進(jìn)行實(shí)時(shí)處理，為了解決這一矛盾，需要采用數字下變頻( DDC) 技術(shù)。所以數字下變頻技術(shù)在寬帶短波信道模擬器的數字化和軟件化過(guò)程中起到了重要的作用。FPGA 具有較高的處理速度和很強的穩定性，而且設計靈活、易于修改和維護，同時(shí)可以根據不同的系統要求，采用不同的結構來(lái)完成相應的功能，大大提高系統的適用性及可擴展性。因此，FPGA 逐漸成為實(shí)現DDC 的首選。

　　1 寬帶短波信道模擬器設計

　　寬帶短波信道模擬器的輸入為短波調制信號( 3~ 30 MHz) ，首先經(jīng)過(guò)高速A/ D 直接進(jìn)行采樣，將模擬的調制信號轉換為數字信號，然后再通過(guò)數字下變頻技術(shù)分離出I、Q 兩路數字基帶信號，以便于后續的數字信號處理。信號處理中通過(guò)顯示控制設備對信道參數進(jìn)行設置和輸出。最后處理好的信號再經(jīng)過(guò)D/ A 轉換后，通過(guò)低通濾波器、放大器和程控衰減等設備輸出最終所需的模擬信號。這樣就大大降低了ADC 和DSP 器件性能的要求，減輕了數字信號處理的負擔，便于實(shí)現并有效降低成本。寬帶短波信道模擬器的體系結構如圖1 所示。

圖1 寬帶短波信道模擬器的體系結構圖

　　寬帶短波信道模擬器通過(guò)數字下變頻降低采樣數據率，減輕后續信號處理的壓力。數字下變頻在模擬器中起到前端ADC 和后端DSP 器件之間的橋梁作用。在數字下變頻部分中可以方便地對接收信號頻段和濾波器特性等進(jìn)行編程控制，極大地提高了寬帶短波信道模擬器的性能和靈活性，對于系統的升級或是兼容，都非常方便。

　　2 基于FPGA 的數字下變頻實(shí)現方案

　　寬帶短波調制信號的輸入頻率為3~ 30 MHz,根據帶通采樣理論，在工程實(shí)現上，信號采樣速率一般為模擬信號帶寬的2. 5 倍左右，考慮到在器件滿(mǎn)足要求的前提下可以盡量提高采樣頻率，選用了64 MHz 作為ADC 的采樣頻率。經(jīng)過(guò)數字下變頻的32 倍變頻，最終輸出到DSP 的信號帶寬為2 MHz。

　　該文中的DDC 實(shí)現不采用Altera 公司所提供的IP核，這樣可以降低成本，減少對國外技術(shù)依賴(lài)。

　　FPGA 器件采用cyclone III 器件，它是Altera 公司新一代采用SRAM 工藝低成本的FPGA，該系列器件的特點(diǎn)是低成本、低功耗和高性能。具有嵌入式乘法器，實(shí)現專(zhuān)門(mén)的乘法和乘加運算，還可實(shí)現有限脈沖響應( FIR) 濾波器; 最多有20 個(gè)全局時(shí)鐘，支持動(dòng)態(tài)時(shí)鐘管理以降低用戶(hù)模式時(shí)的功耗; 并且有4個(gè)鎖相環(huán)( PLL) 。根據該設計的數據處理要求，估算處理所需的資源，以及引腳封裝有利于制板的原則，選用EP3C40Q240C8N 型FPGA，并在開(kāi)發(fā)工具Quartus II 上對信號發(fā)生器的設計、綜合及仿真。

　　2. 1 數控振蕩器設計

　　NCO 是決定DDC 性能的主要因素之一。NCO的目標是產(chǎn)生頻率可變的正交正、余弦樣本信號。