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基于FPGA的基帶64×64數據分配矩陣設計方案

作者： 時(shí)間：2013-11-05 來(lái)源：網(wǎng)絡(luò ) 收藏
EXT-INDENT: 0px; MARGIN: 0px 0px 20px; PADDING-LEFT: 0px; PADDING-RIGHT: 0px; FONT: 14px/25px 宋體, arial; WHITE-SPACE: normal; ORPHANS: 2; LETTER-SPACING: normal; COLOR: rgb(0,0,0); WORD-SPACING: 0px; PADDING-TOP: 0px; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">　　由于64×64的仿真很繁瑣且不易操作，所以對4×4的譯碼模塊進(jìn)行仿真，仿真結果如圖8所示，輸出1與輸入3相連，輸出2與輸入4相連，輸出3懸空，輸出4與輸入2相連。

　　譯碼模塊仿真波形

　　4 結語(yǔ)

　　本文采用FPGA作為實(shí)現控制邏輯的核心部件，提出了基于FPGA的基帶64×64 數據分配矩陣設計方案，并介紹了上位機的軟件設計思路和FPGA的內部編程實(shí)現及仿真。經(jīng)驗證本系統基本能實(shí)現基帶數字信號的分配路由，從而證實(shí)了該方案具有規模大、成本低、高速等特點(diǎn)，可廣泛應用于大規?；鶐底窒到y測試及信號程控分配調度中。
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