SPI4.2總線(xiàn)應用和調試

　　為保證不發(fā)生接收端FIFO隊列溢出等問(wèn)題，盡量將接收端的MaxBurst1和MaxBurst2設置大一些， 只要小于FIFO入口總數就可以，而發(fā)送端MaxBurst1和MaxBurst2的 設置不要超過(guò)本端接收能力。

　　如果出現EOP(結束包)和SOP(起始包)錯誤或缺失，或者其他錯包(例如包長(cháng)變短、幀校驗錯誤等)，但沒(méi)有DIP4 錯誤，該怎么辦?這類(lèi)問(wèn)題一般出現在FIFO隊列設置上，尤其是接收端的FIFO隊列可能溢出，從而丟失了某些數據塊，可以通過(guò)以下3種方法來(lái)檢測和解決：

　?、?通過(guò)查看接收端FIFO溢出標志來(lái)判斷FIFO隊列是否溢出;

　?、?通過(guò)調整接收端的MaxBurst1和MaxBurst2來(lái)防止FIFO隊列溢出;

　?、?如果方法②的調整足夠大，還有此問(wèn)題，可以查看對端是否收到反壓信號，以及對端的狀態(tài)等。

　　為了方便，通常將發(fā)送端的MaxBurst1和MaxBurst2設置為相同數值，將接收端的MaxBurst1和MaxBurst2也設置成相同數值。

　　結語(yǔ)

　　隨著(zhù)處理器的速度越來(lái)越快，處理器集成的內核越來(lái)越多，處理器與外圍器件之間，處理器之間，以及外圍器件之間的連接速度逐漸成為制約平臺性能的瓶頸。許多芯片同時(shí)集成了多個(gè)總線(xiàn)接口，例如XLR732同時(shí)擁有SPI4.2、HT、以太網(wǎng)3種總線(xiàn)接口。SPI4.2總線(xiàn)在與其他總線(xiàn)的競爭中體現出了強大的生命力，希望本文所介紹的經(jīng)驗對正在應用或計劃應用SPI4.2總線(xiàn)的同行有所幫助。