AT24系列存儲器數據串并轉換接口的IP核設計

1 I²C總線(xiàn)的基本概念?

I²C總線(xiàn)協(xié)議是Philips公司推出的總線(xiàn)協(xié)議。它是多主機總線(xiàn)，通過(guò)2根線(xiàn)（SDA-aserial data line，SCL-a serial clock line）與連接到總線(xiàn)上的器件之間傳送信息，根據地址識別每個(gè)器件。例如，微控制器、LCD驅動(dòng)器、存儲器、鍵盤(pán)，連接的器件可以工作在發(fā)送和（或）接收狀態(tài)。很顯然，LCD驅動(dòng)器等一些器件只能是接收器，而存儲器可以發(fā)送和接收數據。對于A(yíng)T24系列存儲器來(lái)說(shuō)，器件的地址是通過(guò)把地址輸入端A0，A1，A2進(jìn)行硬件連接來(lái)確定的。

? 圖1是典型的I²C總線(xiàn)結構。SDA和SCL都是雙向線(xiàn)，通過(guò)上拉電阻接正電源。當總線(xiàn)空閑時(shí)，這兩根線(xiàn)處于高電平狀態(tài)，連到總線(xiàn)的器件的輸出級必須是開(kāi)漏極或集電極開(kāi)路，以具有線(xiàn)“與”的功能。設備與總線(xiàn)的接口電路如圖2所示。 ?

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2 I²C總線(xiàn)的數據傳輸?

在I²C總線(xiàn)的數據傳輸過(guò)程中,定義了開(kāi)始和停止信號。如圖3所示，SCL保持“高”,SDA由“高”變?yōu)椤暗汀睘殚_(kāi)始信號；SCL保持“高”，SDA由“低”變?yōu)椤案摺睘橥Ｖ剐盘?。開(kāi)始（S）和停止（P）信號由主器件產(chǎn)生。在時(shí)鐘高電平期間上的數據必須保持穩定，如圖4所示，只有在時(shí)鐘線(xiàn)SCL的時(shí)鐘低電平期間，SDA線(xiàn)上高電平或低電平才能變化。

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到SDA線(xiàn)上的每個(gè)字節必須是8位長(cháng)度，每次傳輸的字節數是不受限制的，每個(gè)字節后面必須跟一個(gè)響應位。如果一個(gè)接收器件在完成其他功能前（如一個(gè)內部中斷）不能接收另一個(gè)數據的完整字節時(shí)，可以使時(shí)鐘保持低電平，以促使發(fā)送器進(jìn)入等待狀態(tài)。當接收器準備好接收下一個(gè)數據字節并釋放SCL線(xiàn)，數據傳輸繼續進(jìn)行。圖5表示出了I²C總線(xiàn)上的數據傳送時(shí)序。

數據傳送具有應答是必須的。與應答對應的時(shí)鐘脈沖由主控器件產(chǎn)生。發(fā)送器在應答期間必須下拉SDA線(xiàn)。當尋址的被控器件不能應答時(shí)，數據保持為高，于是主器件產(chǎn)生停止信號終止傳輸。?

3IP核的設計

3.1該IP核設計與軟件實(shí)現的比較

? 在I²C總線(xiàn)的應用中，實(shí)現微機與AT24系列存儲器之間的通信，可以把微機的通用I/O口作為I²C總線(xiàn)的接口，通過(guò)匯編由軟件控制實(shí)現數據的傳輸。由于軟件在操作上時(shí)間的原因，速度總要受到限制。并且匯編控制也很難作為一個(gè)統一的標準在應用中推廣。通過(guò)IP核設計，我們可以在硬件上實(shí)現數據串并轉換的目的。工作的速度只與存儲器本身的特性有關(guān)，克服了軟件在此方面的不足。

3.2系統設計方案

? 該系統主要由I²C串行移位寄存器（SSR）、數據緩沖寄存器（IDBR）、控制寄存器（ICR）、狀態(tài)寄存器（ISR）、從地址寄存器（ICCR）、SCL產(chǎn)生器（SCL Generator）及其他總線(xiàn)組成。圖6為其基本內部結構。

? 在該系統中，SSR把并行數據變?yōu)榇袛祿?，傳輸給存儲器，或者把存儲器的串行數據變?yōu)椴⑿袛祿?，傳輸為處理器；IDBR把并口來(lái)的數據或把被轉換成并行的數據暫且裝載起來(lái)；ICR控制著(zhù)整個(gè)系統的讀/寫(xiě)、數據的轉換等操作；ISR則監視著(zhù)系統的狀態(tài)。

3.3數據的通信格式

? 主控制器（CPU）如果要從存儲器讀數據或者寫(xiě)（0表示寫(xiě)）數據到存儲器，則需經(jīng)過(guò)接口轉換。SDA上的信號傳輸要遵循一定的格式。在主控制器(CPU)給存儲器寫(xiě)數據時(shí)，把設備地址、字節地址和數據送給接口，接口完成與存儲器之間的數據交換。如下：

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其中確認（A）是存儲器傳送給接口的信號，其余的如開(kāi)始（S）、設備地址等信號是接口產(chǎn)生的信號。

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主控制器從接口讀數據時(shí)，會(huì )把設備地址、字節地址和讀信號告訴接口，接口通過(guò)與存儲器進(jìn)行數據交換，把數據讀出來(lái)，送給主控制器。數據格式如下：

其中確認（A）和數據是存儲器產(chǎn)生的，其余的如開(kāi)始（S）、設備地址、停止（P）等信號是接口產(chǎn)生的。

3.4IP核的VHDL設計

? 該IP核的VHDL設計從低到高共5個(gè)模塊。這幾個(gè)模塊分別為頭地址移位寄存器模塊、數據移位寄存器模塊、計數器模塊、控制模塊和外圍綜合模塊。

? 頭地址移位寄存器是用來(lái)裝載寫(xiě)入（讀出）設備地址，在控制模塊的控制下，把設備地址移位到串行數據線(xiàn)SDA上。數據移位寄存器是用來(lái)裝載寫(xiě)入/讀出的數據、字節地址，并在控制模塊的控制下，把寫(xiě)入的數據、字節地址移位到SDA上，或者把從SDA讀出的串行數據變?yōu)椴⑿袛祿?，以傳送給主控制器。在該IP核設計中，需要對移位的數據字節進(jìn)行記數，計數器模塊實(shí)現該功能?？刂颇K主要通過(guò)以剛提到的三個(gè)模塊為基礎，實(shí)現了數據的單向傳輸，也就是把雙向的數據線(xiàn)分成2根單向的數據線(xiàn)來(lái)傳輸數據。而外圍綜合模塊則把2根單向的的數據線(xiàn)綜合成一根雙向的數據線(xiàn)SDA，實(shí)現了接口的串并轉換功能。

3.5VHDL的實(shí)現與仿真

? 硬件描述語(yǔ)言VHDL（Very-high Speed IC Hard-ware Description Language）是一種用于電路設計的高層次描述語(yǔ)言，具有行為級、寄存器傳輸級和門(mén)級等多層次描述，并具有簡(jiǎn)單、易讀、易修改和與工藝無(wú)關(guān)等優(yōu)點(diǎn)。本設計采用MAX+plus Ⅱ 9.5 作為綜合工具，對設計的VHDL程序進(jìn)行調試和波形仿真。

? 在調試中，MAX+plus Ⅱ生成所需要的I?2C接口模塊，如圖7所示，表示了整個(gè)接口的外部結構。

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其中各個(gè)管腳的意義如下：
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? 在仿真中，選擇EPF10K10LC84-3 作為下載芯片來(lái)實(shí)現模擬仿真。當向存儲器寫(xiě)數據時(shí)，串行時(shí)鐘線(xiàn)和數據線(xiàn)得到圖8所示的仿真波形。

? 當從芯片中讀數據時(shí)，串行數據線(xiàn)和時(shí)鐘線(xiàn)上得到的仿真波形如圖9。

4結論

? 以上介紹了基于I?2C總線(xiàn)協(xié)議的AT24系列存儲

器數據串并轉換接口的VHDL設計，該接口是針對8位微處理器而設計的?；贔PGA技術(shù)的基礎上，把軟件仿真、編譯成功的程序，經(jīng)JTAG電纜下載到以上指定的芯片上，用89C51與設計的接口進(jìn)行數據通信，通過(guò)硬件驗證，能實(shí)現它應具備的功能，可在通信系統中得到運用。

參考文獻?

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