速看！SiC JFET并聯(lián)設計白皮書(shū)完整版

隨著(zhù)Al工作負載日趨復雜和高耗能，能提供高能效并能夠處理高壓的可靠SiC JFET將越來(lái)越重要。在第一篇文章(SiC JFET并聯(lián)難題大揭秘，這些挑戰讓工程師 “頭禿”！http://dyxdggzs.com/article/202503/467642.htm)和第二篇文章(SiC JFET并聯(lián)的五大難題，破解方法終于來(lái)了！http://dyxdggzs.com/article/202503/467644.htm)中我們重點(diǎn)介紹了SiC JFET并聯(lián)設計的挑戰，本文將介紹演示和測試結果。

演示和測試結果

根據上述指南設計了一個(gè)演示板，并顯示了四個(gè)器件的測試結果：

● UJ4SC075006K4S

● UJ4C075023K4S

● UF3SC120009K4S

● UF3SC120016K4S

▲ 演示板設計

圖 1 顯示了演示和測試板，其中包括一塊并聯(lián)了兩個(gè)器件的半橋拓撲電源板和一塊柵極驅動(dòng)器板。

圖 1 演示和測試板圖片

本設計示例遵循功率環(huán)路和柵極驅動(dòng)電路的對稱(chēng)布局建議。同時(shí)，直流母線(xiàn)電容和去耦電容采用對稱(chēng)布局以最小化換流環(huán)路。

圖2和圖3展示了該演示設計的原理圖，其中使用了鐵氧體磁珠和共模電感（可選）用于研究不同條件下的效果。

圖 2 演示電路設計示意圖

圖 3 演示電路設計示意圖

圖 4 演示電源板 PCB 布局

圖5展示了器件RC緩沖電路與柵極驅動(dòng)電路布局的示例設計，該設計的核心要點(diǎn)在于盡可能縮短RC緩沖電路與功率器件的距離，并對并聯(lián)器件的柵極驅動(dòng)電路采用對稱(chēng)布局。

圖 5 RC 緩沖電路和柵極電路布局示例

▲ 測試結果

圖 6 至圖 9 顯示了該示例設計的 SiC FET 并聯(lián)測試結果，柵極和Kelvin源極上都有鐵氧體磁珠。

圖 6 開(kāi)關(guān)波形-UJ4SC075006K4S

圖 7 開(kāi)關(guān)波形-UJ4C075023K4S

圖 8 開(kāi)關(guān)波形-UF3SC120009K4S

圖 9 開(kāi)關(guān)波形-UF3SC120016K4S

▲ 仿真柵極閾值失配

通常，由于各器件的實(shí)際參數與數據手冊標稱(chēng)值之間存在差異（即便差異微?。?，此類(lèi)失配現象不可避免。因此，為了測試鐵氧體磁珠和共模電感在柵極電路上的有效性，在基于UJ4SC075006K4S器件搭建的測試平臺中，通過(guò)改變單個(gè)柵極電阻值（一個(gè)為 6.8 歐姆，另一個(gè)為 6.2 歐姆）來(lái)仿真柵極閾值電平失配狀態(tài)。圖 10 至圖 14 顯示了采用不同措施緩解仿真柵極閾值失配的波形圖。

圖10 通過(guò)改變柵極電阻來(lái)仿真柵極閾值失配（未使用鐵氧體磁珠）

圖 11 柵極上有鐵氧體磁珠的波形

圖 12 Kelvin源上有鐵氧體磁珠的波形

圖 13 柵極和Kelvin源極上均有鐵氧體磁珠的波形

圖 14 柵極電路上有共模電感的波形

從上述測試結果可以看出，當器件出現不可避免的柵極閾值失配時(shí)，柵極電路上的共模電感是減輕 VGS 和 VDS 負面影響的最佳方法。

▲ 仿真布局導致的失配

對稱(chēng)布局同樣是并聯(lián)器件設計的關(guān)鍵要點(diǎn)，因為非對稱(chēng)布局會(huì )導致不同支路的漏極走線(xiàn)電感(Ld)與源極走線(xiàn)電感(Ls)產(chǎn)生差異，進(jìn)而引發(fā)動(dòng)態(tài)電流失配或瞬態(tài)振蕩。此外，去耦電容(Cd)在布局中的位置是否對稱(chēng)也是影響因素之一。

因此，為驗證鐵氧體磁珠與共模電感在柵極電路上的作用，我們以 UF3SC120009K4S 為基礎，通過(guò)改變漏極/源極引線(xiàn)的長(cháng)度來(lái)仿真失配的 Ld/Ls 布局，并對比了不同Cd布局位置的影響。圖14展示了Ld、Ls及Cd的布局位置分布，圖15至圖19則展示了通過(guò)不同優(yōu)化措施減輕非對稱(chēng)布局負面影響的波形對比。

圖 14 Ld、Ls 和 Cd 的位置

圖 15 柵極和Kelvin源上均有鐵氧體磁珠的 Ld 不平衡波形（直流母線(xiàn) 400V，Id = 8A）

圖 16 柵極和Kelvin源上均有鐵氧體磁珠的 Ls 不平衡波形（直流母線(xiàn) 400V，Id = 6A）

圖17 Cd 在不對稱(chēng)位置，柵極和Kelvin源上都有鐵氧體磁珠的波形（直流母線(xiàn)800V，Id = 100A）

圖18 Cd 在不對稱(chēng)位置，柵極和Kelvin源極上均有共模電感的波形（直流母線(xiàn)800V，Id = 100A）。

圖19 Cd 在對稱(chēng)位置，柵極和Kelvin源上均有共模電感的波形（直流母線(xiàn)800V，Id = 100A）。

圖15展示了由嚴重不平衡的Ld所導致的大動(dòng)態(tài)電流失配。Ld不平衡問(wèn)題只能通過(guò)對稱(chēng)的布局設計本身來(lái)解決。圖16顯示了由Ls不平衡引起的動(dòng)態(tài)電流失配。

為避免器件損壞，本測試中我們未設置過(guò)大的Ls不平衡，因為L(cháng)s不僅會(huì )影響功率環(huán)路，還會(huì )影響柵極環(huán)路。Ls不平衡可通過(guò)以下方式解決：采用對稱(chēng)布局設計并添加鐵氧體磁珠或CMC。添加鐵氧體磁珠可以解決Ls 不平衡問(wèn)題，但效果不如CMC顯著(zhù)。此外，與CMC相比，鐵氧體磁珠會(huì )降低器件速度，增加開(kāi)關(guān)損耗。因此，我們建議在實(shí)際并聯(lián)應用中采用CMC結合對稱(chēng)布局設計方案。

在實(shí)現Ld和Ls的平衡后，圖17展示了由Cd不平衡引起的動(dòng)態(tài)電流失配現象（本案例中仍使用鐵氧體磁珠）。通過(guò)對比圖17和圖18可以看出，在柵極環(huán)路中使用CMC相較于使用鐵氧體磁珠，可以更有效地平衡電流失配和Vgs電壓。同樣，與CMC 相比，鐵氧體磁珠會(huì )減慢器件的速度，增加開(kāi)關(guān)損耗。 

但有一點(diǎn)我們需要注意：CMC 只能消除Vgs 電壓失配，但不能消除電流失配。對于電流失配，CMC僅能起到緩解作用。因此，如圖19所示，若要徹底消除電流失配，唯一有效的方法是將Cd盡可能靠近并聯(lián)半橋并實(shí)現對稱(chēng)布局?；谏鲜龇治?，我們再次建議在實(shí)際并聯(lián)應用場(chǎng)景中使用CMC，并采用對稱(chēng)布局設計。

▲ 設計和測試中的最佳實(shí)踐

圖20 成功并聯(lián)SiC FET 需要器件漏極至源極緩沖電路和母線(xiàn)緩沖電路

?成功并聯(lián)SiC FET 需要器件緩沖電路，如圖20 所示。用戶(hù)指南中推薦了起始值。

?對稱(chēng)布局至關(guān)重要，測試證實(shí)，不對稱(chēng)的漏極和源極雜散電感以及去耦電容的位置會(huì )導致開(kāi)關(guān)電流差異過(guò)大。

?如果柵極閾值的微小失配和微小的不對稱(chēng)布局不可避免，那么柵極和源極環(huán)路上的CMC是消除瞬態(tài)電流失配或瞬態(tài)振蕩的最有效方法。

?不推薦使用鐵氧體磁芯（環(huán)形）電流互感器(CT)，因為它會(huì )由于引線(xiàn)與磁芯之間的互感而導致不平衡的漏極雜散電感。應使用羅氏線(xiàn)圈電流探頭進(jìn)行電流測量，如圖 21所示。

圖21 電流測量方法，左：鐵氧體磁芯CT（不推薦）；右：羅氏線(xiàn)圈探頭

? 對于電壓測量，不推薦使用差分探頭，因為其引線(xiàn)和導線(xiàn)的環(huán)路較大（會(huì )增加環(huán)路電感），建議使用環(huán)路電感較小的無(wú)源探頭，如圖22 所示。

圖22 電壓探頭，左：差分探頭（不推薦使用）；右：環(huán)路電感較小的無(wú)源探頭

? 由于dv/dt很高，共模噪聲很容易耦合到柵極到源極的信號測量中，濾除這種噪聲的一種方法是在電壓探頭線(xiàn)纜上添加鐵氧體磁芯，并扭轉這些線(xiàn)纜，如圖23 所示。

圖23 將線(xiàn)纜扭轉，并使用鐵氧體磁芯過(guò)濾共模柵源噪聲

結語(yǔ)

盡管SiC JFET cascode結構具有很高的增益和開(kāi)關(guān)壓擺率，只要遵循本應用筆記中概述的指導原則，就能成功實(shí)現并聯(lián)。本文雖然只討論了兩個(gè)器件并聯(lián)的情況，但這些并聯(lián)準則適用于任何數量的器件并聯(lián)。最后，這些指導原則不僅適用于cascode，也適用于任何其他類(lèi)型的電壓柵控功率晶體管。