新思科技發(fā)布全球領(lǐng)先的40G UCIe IP，助力多芯片系統設計全面提速

摘要：

●   業(yè)界首個(gè)完整的 40G UCIe IP 全面解決方案，包括控制器、物理層和驗證 IP，可實(shí)現異構和同構芯片之間的快速連接。

●   新思科技40G UCIe PHY IP 能夠在同樣的芯片尺寸和能效基礎上，提供比 UCIe 規范高 25% 的帶寬。

●   集成了信號完整性監控器和可測試性功能從而提高多芯片系統封裝的可靠性，并可在整個(gè)芯片生命周期內進(jìn)行現場(chǎng)監控。

●   新思科技40G UCIe IP 基于經(jīng)過(guò)硅驗證的架構，能夠在多種先進(jìn)代工工藝中實(shí)現成功的互操作性。

新思科技（Synopsys, Inc.）近日宣布，推出業(yè)界首個(gè)完整的UCIe IP全面解決方案，每引腳運行速度高達40 Gbps，以滿(mǎn)足全球速度領(lǐng)先的人工智能數據中心對計算性能日益增長(cháng)的要求。UCIe 互連是裸片到裸片連接的行業(yè)標準，對于多裸片封裝中的高帶寬、低延遲裸片到裸片連接至關(guān)重要，助力當下人工智能數據中心系統中的更多數據在異構和同構裸片或芯片組之間高效傳輸。新思科技40G UCIe IP 支持有機基板和高密度先進(jìn)封裝技術(shù)，使開(kāi)發(fā)者能夠靈活地探索適合其需求的封裝選項。新思科技 40G UCIe IP 的完整解決方案包括了物理層、控制器和驗證 IP，是新思科技全面、可擴展的多芯片系統設計解決方案的關(guān)鍵組成部分，可實(shí)現從早期架構探索到制造的快速異構集成。

新思科技 IP產(chǎn)品管理副總裁Michael Posner表示：“新思科技發(fā)布業(yè)界首個(gè)完整的40G UCIe IP解決方案，彰顯了新思科技對推動(dòng)半導體創(chuàng )新領(lǐng)域的持續投入。新思科技對于UCIe聯(lián)盟積極貢獻，有助于新思科技提供強大的UCIe解決方案，幫助新思科技的客戶(hù)成功開(kāi)發(fā)并優(yōu)化面向性能人工智能計算系統的多芯片系統設計?！?/p>

新思科技全新40G UCIe IP 解決方案的領(lǐng)先性能包括：

●   更簡(jiǎn)化的解決方案可簡(jiǎn)化IP集成：?jiǎn)螀⒖紩r(shí)鐘功能簡(jiǎn)化了時(shí)鐘架構并優(yōu)化了功耗。為便于使用和集成，該IP加快了裸片到裸片鏈路的初始化，無(wú)需加載固件。

●   芯片健康監測增強了多芯片系統封裝的可靠性：為了確保芯片、裸片到裸片以及多芯片系統封裝層面的可靠性，新思科技40G UCIe IP 提供了測試和芯片生命周期管理 (SLM) 功能。此外，監控、測試和修復 IP 以及集成信號完整性監控器可實(shí)現從設計到現場(chǎng)的多芯片系統封裝診斷和分析。

●   成功的生態(tài)系統互操作性：針對當前全新 CPU 和 GPU 的片上互連需求，新思科技40G UCIe IP 支持業(yè)界廣泛的芯片上互連結構，包括 AXI、CHI 芯片到芯片、streaming、PCI Express 和 CXL。為了實(shí)現成功的互操作性，該 IP 符合 UCIe 1.1 和 2.0 標準，新思科技作為 UCIe 聯(lián)盟的積極成員，協(xié)助推動(dòng)開(kāi)發(fā)和推廣以上標準。

●   預驗證的設計參考流程：新思科技UCIe IP與新思科技的3DIC Compiler(一個(gè)統一的從探索到簽收平臺)的組合可用于新思科技的預驗證設計參考流程，該流程包括所有必要的設計輔助工具，如自動(dòng)布線(xiàn)流程、內插研究和信號完整性分析。

●   適用于多芯片系統設計的廣泛IP解決方案：除了 UCIe IP 和高速 SerDes，新思科技還提供 HBM3 和 3DIO IP，以實(shí)現大容量存儲器和 3D 封裝。