10張圖，看未來(lái)十年邏輯電路將走向何方

在 2024 年 SEMI 國際戰略研討會(huì )上，筆者從技術(shù)、經(jīng)濟和可持續發(fā)展的角度審視十年后邏輯電路將走向何方。

為了理解邏輯電路，筆者相信了解前沿邏輯器件的構成是有用的。TechInsights 提供了詳細的封裝分析報告，筆者為 10 種 7 納米和 5 納米級設備做了報告，包括英特爾和 AMD 微處理器、蘋(píng)果 A 系列和 M 系列處理器，NVIDIA GPU 和其他設備。圖 1 說(shuō)明了芯片區域的構成。

從圖 1 中可以看出，邏輯部分占芯片面積略小于二分之一，內存部分略小于芯片面積的三分之一，而 I/O、模擬和其他部分則占平衡。有趣的是，實(shí)際測量的 SRAM 內存面積比筆者通常聽(tīng)到人們談?wù)摰钠舷到y (SOC) 產(chǎn)品的百分比要小得多。

單一邏輯幾乎占據了芯片面積的一半，所以從邏輯部分開(kāi)始設計是有意義的。邏輯設計是使用標準單元完成的，圖 2 是標準單元的平面圖。

圖 2. 標準單元

標準單元的高度通常被描述為 Metal 2 Pitch（M2P）乘以磁道數，但從圖的右側看，器件結構的橫截面圖也必須與單元高度相匹配并受到設備物理的限制。依賴(lài)于接觸多晶硅間距（CPP）的單元寬度也是如此，并且在圖的底部可以看到再次受到物理約束的器件結構的橫截面視圖。

圖 3 顯示了確定單元寬度和單元高度縮放實(shí)際限制的分析結果。筆者有一個(gè)演示文稿詳細介紹了縮放限制，在該演示文稿中，圖 2 和圖 3 之間有數十張幻燈片，但由于時(shí)間有限，筆者只能展示結論。

圖 3. 邏輯單元縮放

單元寬度縮放取決于 CPP，圖的左側說(shuō)明了 CPP 如何由柵極長(cháng)度 (Lg)、接觸寬度 (Wc) 和兩個(gè)接觸到柵極間隔物厚度 (Tsp) 組成。Lg 受泄漏限制，可接受泄漏的最小 Lg 取決于器件類(lèi)型。具有控制無(wú)約束厚度溝道表面的單柵的平面器件被限制在大約 30 nm。Fin FET 和水平納米片（HNS）約束溝道厚度（～5nm），分別有 3 個(gè)和 4 個(gè)柵極。最后，二維材料引入小于 1nm 溝道厚度的非硅材料，并且可以生產(chǎn)低至約 5 nm 的 Lg。由于寄生效應，Wc 和 Tsp 的擴展能力都有限。最重要的是，2D 器件可能會(huì )產(chǎn)生約 30 納米的 CPP，而當今的 CPP 約為 50 納米。

圖的右側示出了單元高度縮放。HNS 提供單納米片疊層代替多個(gè)鰭片。然后演變到具有 CFET 的堆疊器件消除了水平 n-p 間距，并堆疊 nFet 和 pFET。目前 150nm 至 200nm 的電池高度可降低至約 50nm。

CPP 和單元高度縮放的結合可以產(chǎn)生每平方毫米約 15 億個(gè)晶體管 (MTx/mm2) 的晶體管密度，而當今的晶體管密度<300MTx/mm2。應該指出的是，2D 材料可能是 2030 年中后期的技術(shù)，因此 1,500 MTx/mm2 不在此處討論的時(shí)間范圍內。

圖 4. 三大巨頭公布的流程

圖 4 總結了英特爾、三星和臺積電宣布的工藝進(jìn)程。對于每個(gè)公司和年份，都會(huì )顯示設備類(lèi)型、是否使用背面電源、密度、功率和性能（如果有）。

在圖 4 中，領(lǐng)先的性能和技術(shù)創(chuàng )新以粗體突出顯示。三星是第一個(gè)在 2023 年投產(chǎn) HNS 的公司，而英特爾直到 2024 年才會(huì )推出 HNS，臺積電直到 2025 年才會(huì )推出。英特爾是第一個(gè)在 2024 年將背面電源引入生產(chǎn)的公司，三星和臺積電要到 2026 年才會(huì )引入背面電源。

筆者的分析得出結論，英特爾是 i3 的性能領(lǐng)先者，并維持這一狀態(tài)所示期間，臺積電有功率領(lǐng)先（英特爾數據不可用）和密度領(lǐng)先。

圖 5. 邏輯路線(xiàn)圖

圖 5 展示了邏輯路線(xiàn)圖，并包括預計的 SRAM 單元尺寸。從圖 5 中，筆者預計 CFET 將在 2029 年左右推出，從而提高邏輯密度，并將 SRAM 單元尺寸縮小近一半（SRAM 單元尺寸的縮放幾乎停止在前沿）。筆者預計到 2034 年邏輯密度將達到 757MTx/mm2。

邏輯晶體管密度預測和 SRAM 晶體管密度預測如圖 6 所示。

圖 6. 晶體管密度預測

邏輯和 SRAM 的晶體管密度縮放都在變慢，但更大程度上 SRAM 和邏輯現在具有相似的晶體管密度。

圖 7 總結了臺積電邏輯和 SRAM 相比的模擬縮放數據。模擬和 I/O 縮放也都比邏輯縮放慢。

圖 7. 模擬和 I/O 縮放

對于較慢的 SRAM 以及模擬和 I/O 擴展，一個(gè)可能的解決方案是小芯片。小芯片可以實(shí)現更便宜、更優(yōu)化的工藝來(lái)制造 SRAM 和 I/O。

圖 8. 小芯片

圖 8 右側的圖形來(lái)自 2021 年我與 Synopsys 合作撰寫(xiě)的一篇論文。我們的結論是，即使考慮到增加的封裝/組裝成本，將大型 SOC 分解成小芯片也可以將成本降低一半。

圖 9. 成本預測

圖 9 顯示了邏輯、SRAM 和 I/O 的標準化晶圓和晶體管成本。右圖顯示了標準化晶圓成本。邏輯晶圓成本針對金屬層數量不斷增加的全金屬堆棧。SRAM 晶圓具有相同的節點(diǎn)，但由于 SRAM 的布局更為規則，因此僅限于 4 個(gè)金屬層。I/O 晶圓成本基于 16nm-11 金屬工藝。筆者選擇 16nm 來(lái)獲得成本最低的 FinFET 節點(diǎn)，以確保足夠的 I/O 性能。

右圖是晶圓成本換算成晶體管成本。有趣的是，I/O 晶體管非常大，即使在低成本 16nm 晶圓上，它們的成本也是最高的（I/O 晶體管尺寸基于 TechInsights 對實(shí)際 I/O 晶體管的測量）。

邏輯晶體管成本在 2nm 處上升，這是第一個(gè)臺積電 HNS 片節點(diǎn)，其收縮幅度不大。我們預計第二代 HNS 節點(diǎn)在 14A 時(shí)的收縮會(huì )更大（（這與臺積電第一個(gè) FinFET 節點(diǎn)類(lèi)似）。同樣，第一個(gè) CFET 節點(diǎn)的成本也增加了一個(gè)節點(diǎn)的晶體管成本。除了一次性 CFET 縮小之外，由于縮小有限，SRAM 晶體管成本呈上升趨勢。該分析的底線(xiàn)是，盡管 Chiplet 可以提供一次性的好處，但晶體管成本的降低幅度將會(huì )不大。

圖 10 結論

總之，筆者預測，到 2034 年高密度邏輯晶體管密度將從今天的 283MTx/mm2 增加到 757MTx/mm2。由于 CFET 的變化，SRAM 單元尺寸將從今天的 0.0209um2 縮小到 0.0099um2。邏輯晶體管成本將降至 0.82x，SRAM 將增加到 1.09x，L/0 將增加到目前成本的 0.83 倍。

芯片巨頭們已著(zhù)手研發(fā)下一代 CFET 技術(shù)

英特爾 (Intel) 和臺積電將在國際電子元件會(huì )議 (IEDM) 公布垂直堆疊式 (CFET) 場(chǎng)效晶體管進(jìn)展，使 CFET 成為十年內最可能接替閘極全環(huán)電晶 (GAA ) 晶體管的下一代先進(jìn)制程。

英特爾的 GAA 設計堆疊式 CFET 晶體管架構是在 imec 的幫助下開(kāi)發(fā)的，設計旨在增加晶體管密度，通過(guò)將 n 和 p 兩種 MOS 器件相互堆疊在一起，并允許堆疊 8 個(gè)納米片（RibbonFET 使用的 4 個(gè)納米片的兩倍）來(lái)實(shí)現更高的密度。目前，英特爾正在研究?jì)煞N類(lèi)型的 CFET，包括單片式和順序式，但尚未確定最終采用哪一種，或者是否還會(huì )有其他類(lèi)型的設計出現，未來(lái)應該會(huì )有更多細節信息公布。

此前在 2021 年的「英特爾加速創(chuàng )新：制程工藝和封裝技術(shù)線(xiàn)上發(fā)布會(huì )」上，英特爾已經(jīng)確認了 RibbonFET 將成歷史，在其 20A 工藝上，將引入采用 Gate All Around（GAA）設計的 RibbonFET 晶體管架構，以取代自 2011 年推出的 FinFET 晶體管架構。新技術(shù)將加快了晶體管開(kāi)關(guān)速度，同時(shí)實(shí)現與多鰭結構相同的驅動(dòng)電流，但占用的空間更小。

雖然，大多數早期研究以學(xué)術(shù)界為主，但英特爾和臺積電等半導體企業(yè)現在已經(jīng)開(kāi)始這一領(lǐng)域的研發(fā)，借此積極探索這種下一代先進(jìn)晶體管技術(shù)。