Synopsys正在致力于建設其完整的RISC-V生態(tài)系統

Synopsys似乎正在致力于建設其完整的RISC-V生態(tài)系統，上周悄然收購了Imperas Software。Imperas是由EDA行業(yè)資深人士Simon Davidmann于2005年創(chuàng )立的公司，已成為提供開(kāi)發(fā)軟件多處理器核設備工具的關(guān)鍵參與者，擁有從RISC-V到Arm、Imagination、MIPS、PowerPC、Arc等處理器的準確模型庫。

雖然Imperas涉及所有關(guān)鍵架構的模擬、調試和測試，但其在開(kāi)發(fā)新方法以解決RISC-V新興專(zhuān)業(yè)知識方面的專(zhuān)長(cháng)對Synopsys來(lái)說(shuō)尤為重要，尤其是考慮到其最近進(jìn)入ARC-V處理器的RISC-V世界。Imperas最近宣布，已將Tenstorrent Ascalon處理器核心添加到Imperas的RISC-V模型庫中，并與MIPS、Ventana Micro、Dolphin Design等進(jìn)行了RISC-V應用的其他合作。

除了Imperas網(wǎng)站上的一份聲明稱(chēng)其現在是Synopsys的一部分之外，還沒(méi)有對交易的官方公告。Synopsys發(fā)布了以下準備好的言論：

“12月12日，Synopsys收購了Imperas，Imperas是一家提供RISC-V處理器模型、RISC-V驗證解決方案和用于軟件模擬的虛擬原型的公司。此次交易擴展了Synopsys的RISC-V驗證和驗證解決方案，以滿(mǎn)足客戶(hù)對其基于RISC-V的先進(jìn)SoC和多芯片系統的早期軟件開(kāi)發(fā)和功能驗證的需求。Imperas加入了Synopsys的系統軟件組（屬于系統設計組）。未透露更多詳細信息和財務(wù)條款?！?/p>

此外，Synopsys系統設計組總經(jīng)理Ravi Subramanian在準備好的言論中表示：

“隨著(zhù)在汽車(chē)、消費者和高性能計算等多個(gè)市場(chǎng)中朝著(zhù)軟件定義產(chǎn)品的發(fā)展，系統和半導體公司正在設計為特定軟件工作負載進(jìn)行優(yōu)化的定制計算解決方案。通過(guò)收購Imperas，Synopsys正在為Arm和RISC-V CPU提供超快速處理器建模技術(shù)，從而增強其虛擬原型和硬件輔助驗證解決方案。這一聯(lián)合解決方案能夠實(shí)現更早的軟件開(kāi)發(fā)和測試，以及加速CPU中心系統的驗證?！?/p>

在EDA和Verilog演變中的成功經(jīng)歷

Imperas創(chuàng )始人Davidmann在電子設計自動(dòng)化行業(yè)有著(zhù)輝煌的業(yè)績(jì)，而這并非他首次向Synopsys出售公司。事實(shí)上，自20世紀80年代初以來(lái)，他創(chuàng )立或成為重要成員的每家公司都被更大的EDA工具公司之一收購：

• Gateway Design Automation于1991年被Cadence收購

• Chronologic Simulation（開(kāi)發(fā)VCS的公司）于1995年被Viewlogic出售，并隨后被Synopsys收購

• Ambit Design Systems于1998年以2.8億美元的價(jià)格被Cadence收購

• Co-Design Automation于1998年成立，由Davidmann共同創(chuàng )立，以超集Verilog的形式設計了Superlog語(yǔ)言，并將其制定為IEEE標準，稱(chēng)為SystemVerilog。該公司于2002年被Synopsys收購

• Imperas最初是由Davidmann于2005年創(chuàng )立的，后來(lái)他在2008年作為原始投資者之一失去了對進(jìn)一步資金的興趣，于2008年領(lǐng)導了一次管理收購。

Davidmann參與了Verilog HDL的演變，這不是他首次與Synopsys合作。他曾在Brunel大學(xué)和Cirrus Logic擔任研究員，參與了HILO 2的Verilog演變。作為Cirrus-USA的應用經(jīng)理，他支持了早期使用HILO的客戶(hù)，包括Gateway的創(chuàng )始人Prabhu Goel和Chi-lai Huang在Wang Labs的工作。他在Gateway的技術(shù)經(jīng)理職務(wù)上推動(dòng)了Verilog在歐洲的推廣，并在Chronologic Simulation的歐洲副總裁職務(wù)上推廣了VCS。他還在Synopsys的副總裁職務(wù)上推動(dòng)了SystemVerilog的標準化。

作為涉及Verilog HDL多個(gè)階段的關(guān)鍵人物之一，Davidmann在A(yíng)CM編程語(yǔ)言歷史會(huì )議上合著(zhù)了一篇技術(shù)論文，于2020年6月發(fā)表，題為“Verilog HDL及其祖先和后裔”。