復旦最新成果：用于規?；呻娐分圃斓?2英寸高質(zhì)量二維半導體問(wèn)世

二維半導體是集成電路工藝發(fā)展到1nm節點(diǎn)最受關(guān)注的新路徑。雖然國際工業(yè)界認為引入二維半導體可以在CMOS平面工藝中有效解決晶體管尺寸縮放過(guò)程中的問(wèn)題，但其重要發(fā)展瓶頸之一在于需要提供高質(zhì)量、快速生產(chǎn)的大規模晶圓。迄今為止，世界上主要的頭部企業(yè)例如英特爾，三星，臺積電和歐洲的IMEC研發(fā)中心都在二維半導體上投入了大量資源，并積極引入國際領(lǐng)軍團隊。當前研究人員開(kāi)發(fā)了多種策略來(lái)制備大面積二維半導體，其中化學(xué)氣相沉積（CVD）是普遍看好的技術(shù)。但是主要研究更多注重實(shí)驗室級別的性能（Performance）提升，并沒(méi)有充分考慮材料生長(cháng)的規模（Scale）和成本（Cost）。

北京時(shí)間2023年9月29日，復旦大學(xué)周鵬-包文中團隊取得重大研究進(jìn)展，發(fā)明了一種面向集成電路制造的二維材料生長(cháng)方法，能夠在工業(yè)界主流12英寸（300毫米）晶圓上進(jìn)行均勻和單層材料的快速生長(cháng)，相關(guān)成果以“12-inch growth of uniform MoS2 monolayer for integrated circuit manufacture”為題發(fā)表于國際頂級期刊《自然·材料》（Nature Materials）。這項工作不僅提供了二維材料CVD生長(cháng)的新思路，實(shí)現了從0到1的突破；同時(shí)也聚焦二維半導體的集成電路應用，充分考慮了規模-成本-性能（S-C-P）指標的協(xié)同優(yōu)化，著(zhù)眼于從1到10的轉化。

傳統二維材料CVD生長(cháng)的難點(diǎn)在于原子級的精準可控與批次重復性，這需要對諸多控制參數進(jìn)行協(xié)同優(yōu)化，包括生長(cháng)襯底的特殊處理。此成果開(kāi)創(chuàng )性的采用了海綿緩釋結構的前驅體設計，以及流體動(dòng)力學(xué)優(yōu)化的多硫源分布，從而實(shí)現了二維材料的準靜態(tài)生長(cháng)；同時(shí)在任意襯底（包括硅）通過(guò)原子層沉積生長(cháng)特殊緩沖層，精確控制均勻單層成核，最終獲得了大面積二維半導體均勻生長(cháng)技術(shù)，并且對于多種二維半導體均可適用，在15分鐘就可快速實(shí)現12英寸晶圓內低缺陷的二維單層全覆蓋。得益于能夠在任意襯底上進(jìn)行生長(cháng)，研究者還展示了絕緣體上硅（SOI）的晶圓結構流程制作晶體管陣列，避免了復雜轉移方法。本成果展示的絕緣體上二維材料（2D-OI）具有原子級的半導體溝道，在先進(jìn)制程中可以充分發(fā)揮二維半導體的優(yōu)勢。此外材料表征結果證明，生長(cháng)的二維薄膜晶粒間有著(zhù)良好的原子級拼接，在室溫下二維晶體管的電學(xué)性能和晶粒大小、多晶晶界并沒(méi)有直接關(guān)聯(lián)，統計結果顯示了優(yōu)異的器件電學(xué)均一性。這些發(fā)現為二維半導體提供了從實(shí)驗室向產(chǎn)業(yè)界過(guò)渡的發(fā)展路徑。