Aurora協(xié)議的高速傳輸系統的研究與FPGA實(shí)現

基金項目：電子測量?jì)x器技術(shù)蚌埠市技術(shù)創(chuàng )新中心：高性能5G增強移動(dòng)寬帶通信矢量信號發(fā)生器（AHZQ3026）

隨著(zhù)5G 技術(shù)的不斷發(fā)展，新一代的通信技術(shù)也迎來(lái)了發(fā)展的高潮。此外，隨著(zhù)智能設備的普及，對數據流量也帶來(lái)了較大的激增。5G 技術(shù)的發(fā)展對數據傳輸的實(shí)時(shí)性要求很苛刻。新一代的通信技術(shù)存在大量的研究難題，除了大帶寬、高速率以及sub6G 數據分析之外，還有微波和毫米波信號分析。5G 技術(shù)最大的挑戰就是隨著(zhù)5G 高速率數據傳輸會(huì )導致信號帶寬以及基帶處理速度都將大幅度的提升，因此對高速的數據實(shí)時(shí)處理分析就變得越來(lái)越有難度^[1]。

Xilinx 公司的FPGA 內部鑲嵌了Rocket IO高速串行收發(fā)器，從而能夠簡(jiǎn)化光口傳輸的硬件電路。Aurora 協(xié)議是Xilinx 公司對外免費開(kāi)放的一個(gè)高速光口傳輸協(xié)議，不僅方便了設計者自行添加上層應用，而且能夠適配大多數嵌有Rocket IO 高速串行收發(fā)器的FPGA。FPGA內部攜帶的IP 核可以提供用戶(hù)接口方便與FIFO 接口對接，其他的傳輸協(xié)議需要設計者自行設計GTP 接口的邏輯，端口的邏輯設計復雜；與此同時(shí)，Aurora IP 核在初始化時(shí)形成的Aurora 傳輸通道能夠滿(mǎn)足任何大小的數據幀，并且當傳輸通道被隨意打斷時(shí)，打斷空缺的地方能夠自動(dòng)進(jìn)行填充，從而達到滿(mǎn)足傳輸過(guò)來(lái)的不連續信號的要求。本文利用FPGA 自帶的Aurora 協(xié)議進(jìn)行高速光口傳輸協(xié)議設計與實(shí)現，并對此方案進(jìn)行測試。

1 系統架構

基于A(yíng)urora 協(xié)議的高速傳輸系統的結構圖如圖1所示，該系統主要是實(shí)現射頻單元與基帶處理單元之間的Aurora 協(xié)議的數據傳輸鏈路。結構圖中Aurora 傳輸協(xié)議是通過(guò)Xilinx 公司的FPGA 自帶的IP 核實(shí)現的，為了能夠滿(mǎn)足Aurora 協(xié)議傳輸的數據要求，設計了數據轉換模塊，此模塊主要作用是傳輸速率的匹配。在信號的發(fā)射端將采集的IQ 數據通過(guò)數據轉換模塊將數據轉換成滿(mǎn)足Aurora 協(xié)議傳輸的幀結構和速率；在接收端通過(guò)數據轉換模塊將Aurora 協(xié)議傳輸過(guò)來(lái)的數據恢復成規定的采樣速率的連續IQ 數據。

圖1 系統結構

2 Aurora協(xié)議

2.1 Aurora協(xié)議簡(jiǎn)介

Xilinx 公司為了實(shí)現高速傳輸開(kāi)發(fā)了Aurora 協(xié)議，它是一種可裁剪的輕量級鏈路層協(xié)議，實(shí)現方式是通過(guò)在相應的器件內部制定相應的IP 核。在物理層方面，它提供了透明的接口，將Rocket IO 硬核封裝到了協(xié)議的內部，通過(guò)Rocket 的并行綁定，從而能夠實(shí)現數據傳輸帶寬的完美升級。與此同時(shí)，Rocket IO 硬核不僅能進(jìn)行上層自定義，還能被工業(yè)標準協(xié)議采用。Aurora協(xié)議運用的是有線(xiàn)連接的通信模式，協(xié)議中不僅僅是將物理層接口和數據格式都定義好了，還將時(shí)鐘校準、初始化等內容也進(jìn)行了相應的定義。Aurora 協(xié)議傳輸方式包括流和幀兩種，能滿(mǎn)足不同用戶(hù)的使用。Aurora 協(xié)議傳輸結構圖如圖2 所示。

圖2 Aurora協(xié)議傳輸結構

Aurora 協(xié)議內部有多種不同的編碼方式，其中8B/10B 和64B/66B 兩種編碼方式最為常用。本文設計主要采用的是64B/66B 編碼方式。FPGA 內部自帶的Aurora IP 核模塊主要功能有：①通道的傳輸邏輯，主要是負責模塊的初始化、GTX 和GTH 收發(fā)器的驅動(dòng)、錯誤檢測以及處理控制字符的編解碼；②提供用戶(hù)接收接口，將通道傳輸過(guò)來(lái)的數據送到用戶(hù)程序中，從而執行控制能力；③提供用戶(hù)發(fā)射接口，將用戶(hù)程序發(fā)送過(guò)來(lái)的數據傳輸到通道中，從而執行發(fā)送功能。

本設計Aurora 數據傳輸方式選擇的為流模式接口設計。該模式接口主要包括復位接口、接收數據信號接口、發(fā)送數據信號接口、接收數據信號使能接口、發(fā)送數據信號使能接口以及數據準備接口。

2.2 Aurora協(xié)議數據傳輸流程

Aurora 協(xié)議數據傳輸方式選擇為Streaming 模式，在該模式中，Aurora64B/66B 通道采用流水線(xiàn)方式處理。此時(shí)接口的數據會(huì )傳輸到發(fā)射數據接口s_ax_tx_tdata端口，在發(fā)送數據有效位s_ax_tx_tvalid 無(wú)效時(shí)，除了數據傳輸的時(shí)鐘外，緩存的word 之間會(huì )產(chǎn)生間隙。當傳輸數據到達接口的接收端時(shí)，需要將數據立刻讀取，否則會(huì )造成數據丟失。

圖3 為發(fā)送數據傳輸邏輯圖，從圖中可以看出在第1 個(gè)周期時(shí)s_axi_tx_tvalid 和s_axi_tx_tready 均為0，此時(shí)表示Aurora IP 核和用戶(hù)邏輯數據傳輸均沒(méi)有準備好；等到第2 個(gè)周期時(shí)s_axi_tx_tvalid=0 和s_axi_tx_tready=1，表示Aurora IP 核已經(jīng)做好了傳輸數據的準備，等待用戶(hù)邏輯傳輸數據；等到第3 個(gè)周期時(shí)s_axi_tx_tvalid=1 和s_axi_tx_tready=1，表示用戶(hù)邏輯傳輸數據，并且會(huì )將需要傳輸的數據放到了s_axi_tx_tdata總線(xiàn)上，此時(shí)數據會(huì )從用戶(hù)邏輯端傳輸到Aurora IP 核端；在位置1 的周期內，s_axi_tx_tready 信號被拉低，此時(shí)的數據是無(wú)效的，在位置2 的周期內s_axi_tx_tready 信號又被拉高，此時(shí)的數據是有效的；在位置1 的周期內，s_axi_tx_tready 信號被拉低，此時(shí)的數據是無(wú)效的；在位置3 的周期內s_axi_tx_tready=1 和s_axi_tx_tvalid=0，此時(shí)無(wú)數據傳輸。

圖3 Aurora協(xié)議發(fā)送數據傳輸邏輯圖

圖4 為接收數據傳輸邏輯圖，從圖中可以看出在接收數據時(shí)，只要m_axi_rx_tvalid 信號有效時(shí)，就開(kāi)始接收數據，當m_axi_rx_tvalid 信號無(wú)效時(shí)，不接收信號。

圖4 Aurora協(xié)議接收數據傳輸邏輯圖

3 數據轉換設計

為了滿(mǎn)足5G 數據傳輸中30 kHz 和60 kHz 兩種載波間隔的基帶數據傳輸，在接收端和發(fā)射端采用了兩種采樣率即122.88 MHz 和245.76 MHz，但是AuroraIP 核使用的是245.76 MHz 固定的頻率進(jìn)行數據的讀入與輸出。因此在對于122.88 MHz 采樣率的數據輸入就需要將兩個(gè)幀的數據進(jìn)行緩存，然后通過(guò)一個(gè)245.76MHz 的幀時(shí)間讀出，隨之輸出一個(gè)無(wú)效的幀數據，等待下一幀數據的到來(lái)。接收端與之一樣，等到2 個(gè)122.88 MHz 的有效數據緩存之后再用245.76 MHz 的頻率輸出。

4 Aurora協(xié)議的FPGA實(shí)現及驗證

本研究將對Aurora 協(xié)議高速傳輸功能通過(guò)FPGA進(jìn)行實(shí)現，并且通過(guò)硬件平臺來(lái)進(jìn)行功能驗證。圖5 是FPGA 硬件開(kāi)發(fā)板，首先介紹一下開(kāi)發(fā)板的性能參數以及它的開(kāi)發(fā)能力，開(kāi)發(fā)板參數如表1 所示，開(kāi)發(fā)板的硬件結構圖如圖5 所示。

圖5 FPGA開(kāi)發(fā)板正反面

4.1 頂層模塊設計

圖6和圖7給出了設計的頂層核Aurora 協(xié)議模塊的結構，Aurora IP 核設置如圖8 所示。

圖6 程序整體模塊

圖7 Aurora協(xié)議模塊

top：設計的頂層文件；

rx_jesd204_01_interface_u1：采集模塊，將采集到的射頻信號轉換成245.76 MHz 的時(shí)鐘速率；

rx_sfp_01_interface_u1：Aurora 協(xié)議實(shí)現的頂層模塊。

4.2 測試驗證

本設計采用Vivado2018.3 軟件進(jìn)行代碼編寫(xiě)、編譯及上板驗證，該開(kāi)發(fā)軟件內部集成了大量的RAM、乘法器以及FIFO 等常用的IP 核，從而能夠大大降低了功能的開(kāi)發(fā)難度。數據速率轉換模塊是將外部的異步速率的信號轉換成Aurora 核數據時(shí)鐘的信號。采用Xilinx ku060開(kāi)發(fā)板進(jìn)行功能仿真驗證，使用的FPGA芯片型號為xcku060-ff va1156。通過(guò)ILA 監測器來(lái)觀(guān)察Aurora協(xié)議信號傳輸功能是否正常。最后通過(guò)DSP 識別CCCC_CCCC 數據頭將IQ 數據傳輸給算法庫進(jìn)行解調，軟件將解調結果顯示出來(lái)。測試結果如圖9 和圖10 所示。

圖9 FPGA捕捉到CCCC_CCCC數據頭

圖10 IQ數據解調結果

5 結束語(yǔ)

本研究主要完成了Aurora 協(xié)議高速傳輸系統研究和FPGA 實(shí)現驗證。為了實(shí)現射頻RF 單元和基帶BU單元之間的Aurora 協(xié)議的數據鏈路，需要將發(fā)送和接收的數據格式匹配到Aurora 協(xié)議的數據格式。數據傳輸的速率匹配難點(diǎn)主要在于高速處理硬件的實(shí)現。為了匹配不同采樣率的數據Aurora 傳輸，設計了數據轉換模塊。經(jīng)過(guò)在Xilinx ku060 開(kāi)發(fā)板測試，驗證了Aurora協(xié)議高速數據傳輸的正確性，確定了本實(shí)現方案的可行性。

參考文獻：

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[2] 焦志超. 一種基于A(yíng)urora協(xié)議的多通道數據傳輸系統設計[J].電子世界,2021,620(14):188-189.

[3] 袁行猛, 徐蘭天.基于FPGA的高速光纖通信基帶板的設計[J].電子產(chǎn)品世界,2018,25(7):8-61.

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[5] 祁永鑫. 基于A(yíng)urora協(xié)議的多通道高速可配置數據采集系統設計[D].荊州:長(cháng)江大學(xué),2022.

（本文來(lái)源于《電子產(chǎn)品世界》雜志2023年6月期）