引入空氣間隙以減少前道工序中的寄生電容

減少柵極金屬和晶體管的源極/漏極接觸之間的寄生電容可以減少器件的開(kāi)關(guān)延遲。減少寄生電容的方法之一是設法降低柵極和源極/漏極之間材料層的有效介電常數，這可以通過(guò)在該位置的介電材料中引入空氣間隙來(lái)實(shí)現。這種類(lèi)型的方式過(guò)去已經(jīng)用于后道工序 (BEOL) 中，以減少金屬互連之間的電容^[1-4]。本文中，我們將專(zhuān)注于前道工序 (FEOL)，并演示在柵極和源極/漏極之間引入空氣間隙的SEMulator3D^?模型^[5]。SEMulator3D^?是一個(gè)虛擬的制造軟件平臺，可以在設定的半導體工藝流程內模擬工藝變量。利用SEMulator3D^?設備中的實(shí)驗設計 (DoE) 功能，我們展示了寄生電容與刻蝕深度和其他用于制作空氣間隙的刻蝕工藝參數的相關(guān)性，以及它與空氣間隙大小和體積的相關(guān)性。

圖1顯示了SEMulator3D^? FinFET模型的橫截面。為了在FinFET的柵極和源極/漏極之間引入空氣間隙，我們進(jìn)行了高選擇比的氮化硅刻蝕工藝，然后進(jìn)行經(jīng)過(guò)優(yōu)化的氮化硅沉積工藝，以封閉結構并產(chǎn)生空氣間隙結構。接著(zhù)用氮化硅CMP（化學(xué)機械拋光）工藝對表面進(jìn)行平坦化處理。

圖1 在FinFET模型中引入空氣間隙的SEMulator3D工藝流程。可視性沉積的步驟通過(guò)在頂端夾止的方式產(chǎn)生空氣間隙，然后進(jìn)行CMP步驟除去多余的氮化硅。空氣間隙減少了柵極和源極/漏極之間的寄生電容?？諝忾g隙的大小可以通過(guò)改變刻蝕反應物的刻蝕深度、晶圓傾角和等離子體入射角度分布來(lái)控制。

使用SEMulator3D的虛擬測量功能測量以下指標：

1 柵極金屬和源極/漏極之間的寄生電容

2 空氣間隙的體積

3 空氣間隙z軸的最小值，代表空氣間隙的垂直尺寸

在氮化硅刻蝕步驟中，刻蝕深度、刻蝕反應物等離子體入射角度分布（在文獻中稱(chēng)為等離子體入射角度分布）和晶圓傾角（假定晶圓旋轉）在實(shí)驗設計期間是變化的。圖2a-f 顯示了在不同的晶圓傾角和等離子體入射角度分布值下，電容和空氣間隙的體積如何跟隨刻蝕深度發(fā)生變化。隨著(zhù)刻蝕深度的增加，產(chǎn)生的空氣間隙也變大（圖2d）。因為空氣的介電常數比氮化物要低很多，所以這降低了有效的介電常數。相應地，柵極和源極/漏極之間的寄生電容就減小了。傾斜角減小會(huì )將刻蝕反應物從側壁移開(kāi)，并將其推向所產(chǎn)生的空氣間隙底部（圖3b-c）。這解釋了為什么在給定的深度和等離子體入射角度分布值下，晶圓傾角越小，空氣間隙越大，電容越?。▓D2a&d）。另一個(gè)重要的結果是，等離子體入射角度分布的增加會(huì )導致晶圓傾角影響減弱。當等離子體入射角度分布設置為5度（對應較寬/等向性的角分散）的時(shí)候，晶圓傾角對電容和空氣間隙體積完全沒(méi)有影響（圖2c&f）。這與等離子體入射角度分布增加對刻蝕的影響是一致的。等離子體入射角度分布增加會(huì )使刻蝕反應物更等向性地轟擊基板（圖3a）。這意味著(zhù)相比等離子體入射角度分布值低的時(shí)候，晶圓傾角不再影響刻蝕行為。

圖2 隨著(zhù)刻蝕深度增加，空氣間隙體積增大，寄生電容減少（圖2a&d）。隨著(zhù)晶圓傾角降低，這種下降更為急劇。但晶圓傾角的影響隨著(zhù)等離子體入射角度分布的增加而減小，當等離子體入射角度分布為5度時(shí)，晶圓傾角對電容和空氣間隙體積沒(méi)有影響（圖2c&f）。

圖3 (a) 角分散 (sigma) 對刻蝕反應物方向性的影響；(b) 45度晶圓傾角的影響（晶圓被固定）；(c) 80度晶圓傾角的影響（晶圓旋轉）圖片來(lái)源：SEMulator3D產(chǎn)品文檔

運行大型的實(shí)驗設計需要消耗很多時(shí)間和算力資源。但這在工藝優(yōu)化中很有必要——實(shí)驗設計參數空間上的任何減少都有助于減少所需的時(shí)間和資源。能夠基于自變量預測結果的機器學(xué)習模型非常有用，因為它能減少為所有自變量組合進(jìn)行實(shí)驗設計的需求。為了這一目標，將從實(shí)驗設計中收集到的數據分成訓練集 (70%) 和測試集 (30%)，然后將其輸入人工神經(jīng)網(wǎng)絡(luò ) (ANN)。該模型有兩個(gè)隱藏層（圖4a），用網(wǎng)格搜索法進(jìn)行超參數調優(yōu)。該模型在測試數據上運行，發(fā)現其平均準確度為99.8%。四分之三測試集的絕對百分比誤差 (APE) 為0.278%及以下（圖4c）。圖4e顯示了預測和實(shí)際寄生電容的測試行樣本。這種機器學(xué)習的應用使我們能夠降低實(shí)驗設計的規模，減少所需時(shí)間。我們可以大幅減小參數空間，與此同時(shí)并沒(méi)有明顯降低結果的準確性。在我們的案例中，實(shí)驗設計的規模從~5000減少到~2000個(gè)參數組合。SEMulator3D的自定義python步驟將這種類(lèi)型的機器學(xué)習代碼整合到工藝模擬中，其結果可以導入半導體工藝模型的下一個(gè)步驟。

圖4 根據刻蝕深度、晶圓傾角和等離子體入射角度分布來(lái)預測寄生電容的人工神經(jīng)網(wǎng)絡(luò ) (ANN) 模型。測試數據的預測準確度為99.8%。衡量預測電容和實(shí)際電容之間差異的指標是絕對百分比誤差 (APE)。75%測試案例的APE值為0.28%或更低。準確的機器學(xué)習模型可以幫助探索更小的參數空間，從而減少所需的時(shí)間和算力資源。

結論：

使用Coventor SEMulator3D^? 在FinFET器件的柵極和源極/漏極之間引入虛擬空氣間隙，我們研究了空氣間隙對寄生電容的影響，并通過(guò)改變刻蝕工藝參數，研究了對空氣間隙體積和寄生電容的影響。隨后，結果被輸入到人工神經(jīng)網(wǎng)絡(luò )中，以創(chuàng )建一個(gè)可以預測寄生電容的機器學(xué)習模型，從而減少為每個(gè)刻蝕參數值組合進(jìn)行實(shí)驗設計的需求。

參考資料：

[1] Hargrove, M. (2017, October 18). Reducing BEOL Parasitic Capacitance using Air Gaps. https://www.coventor.com/blog/reducing-beol-parasitic-capacitance-using-air-gaps

[2] Nitta, S., Edelstein, D., Ponoth, S., Clevenger, L., Liu, X., & Standaert, T. (2008, June). Performance and reliability of airgaps for advanced BEOL interconnects. In 2008 International Interconnect Technology Conference (pp. 191-192). IEEE.

[3] Shieh, B., Saraswat, K. C., McVittie, J. P., List, S., Nag, S., Islamraja, M., & Havemann, R. H. (1998). Air-gap formation during IMD deposition to lower interconnect capacitance. IEEE Electron Device Letters, 19(1), 16-18.

[4] Fischer, K., Agostinelli, M., Allen, C., Bahr, D., Bost, M., Charvat, P., … & Natarajan, S. (2015, May). Low-k interconnect stack with multi-layer air gap and tri-metal-insulator-metal capacitors for 14nm high volume manufacturing. In 2015 IEEE International Interconnect Technology Conference and 2015 IEEE Materials for Advanced Metallization Conference (IITC/MAM) (pp. 5-8). IEEE.

[5] Banna, S. (2016, August). Scaling challenges and solutions beyond 10nm. In 2016 IEEE International Conference on Electron Devices and Solid-State Circuits (EDSSC) (pp. 181-186). IEEE.