Cadence Certus新品亮相!助力全芯片并行優(yōu)化和簽核速度提高10倍

內容提要：

●   為客戶(hù)提供業(yè)內首個(gè)具有大規模并行和分布式架構的完全自動(dòng)化環(huán)境；

●   支持無(wú)限容量的設計優(yōu)化和簽核，周轉時(shí)間縮短至一夜，同時(shí)大幅降低設計功耗；

●   支持云的解決方案，推動(dòng)新興設計領(lǐng)域的發(fā)展，包括超大規模計算、5G 通信、移動(dòng)、汽車(chē)和網(wǎng)絡(luò )。

楷登電子（美國 Cadence 公司）近日宣布推出新的 Cadence^? Certus? Closure Solution，以應對不斷增長(cháng)的芯片級設計尺寸和復雜性挑戰。Cadence Certus Closure Solution 環(huán)境實(shí)現了設計收斂的自動(dòng)化，并將整個(gè)設計收斂周期從數周縮短至一夜之間——包括從簽核優(yōu)化到布線(xiàn)、靜態(tài)時(shí)序分析（STA）和參數提取。該解決方案支持無(wú)限容量，勝任大型芯片設計項目，與目前其他的方法和流程相比，最多可將生產(chǎn)力提高 10 倍。

Cadence Certus Closure Solution 消除了設計簽核收斂的瓶頸，降低了開(kāi)發(fā)現今新興應用的復雜性，如超大規模計算、5G 通信、移動(dòng)、汽車(chē)和網(wǎng)絡(luò )。在推出 Cadence Certus Closure Solution 之前，全芯片收斂流程涉及手動(dòng)、繁瑣的流程，包括全芯片組裝、靜態(tài)時(shí)序分析、優(yōu)化和包含 100 多個(gè)視圖的簽核，需要設計人員花費數月才能完成。新的解決方案提供了一個(gè)完全自動(dòng)化的環(huán)境，實(shí)現了大規模分布式優(yōu)化和簽核。因此，通過(guò)與 Cadence Innovus? Implementation System 和 Tempus? Timing Signoff Solution 共享同一個(gè)引擎，并行全芯片優(yōu)化得以實(shí)現，模塊所有者無(wú)需進(jìn)行反復迭代，設計師也可以快速做出優(yōu)化和簽核決定。此外，與 Cadence Cerebrus? Intelligent Chip Explorer 配合使用，有助于提升模塊級到全芯片簽核收斂的工作效率。

Cadence Certus Closure Solution 可以實(shí)現：

●   創(chuàng )新的可擴展架構：Cadence Certus Closure Solution 的分布式分層優(yōu)化和簽核架構是云執行的理想選擇，在云和本地數據中心環(huán)境中均可運行；

●   增量簽核：只針對設計中經(jīng)過(guò)變更的部分提供靈活的重置和替換，進(jìn)一步加快最終簽核速度；

●   提高工程設計效率：完全自動(dòng)化的流程，減少了在多個(gè)團隊中進(jìn)行多次冗長(cháng)迭代的需要，加快產(chǎn)品上市；

●   SmartHub界面：增強的交互式 GUI，支持交叉探測，以進(jìn)行詳細的時(shí)序調試，推動(dòng)最后的設計收斂；

●   3D-IC設計效率：與 Cadence Integrity? 3D-IC Solution 緊密集成，幫助用戶(hù)收斂異構工藝中裸片間的時(shí)序路徑。

“如今，每次迭代通常需要設計團隊花費 5-7 天的時(shí)間來(lái)滿(mǎn)足芯片級簽核時(shí)序和功耗要求，采用以往的方法無(wú)法提供高效設計收斂所需的團隊合作和用戶(hù)體驗，”Cadence 公司資深副總裁兼數字和簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 博士表示，“我們密切關(guān)注設計界的需求，推出了新的 Cadence Certus Closure Solution，為客戶(hù)提供了創(chuàng )新的芯片級優(yōu)化和簽核環(huán)境，在幾個(gè)小時(shí)內即可實(shí)現出色的 PPA 結果。有了這款新的解決方案，我們將幫助客戶(hù)實(shí)現生產(chǎn)力目標，盡快將產(chǎn)品推向市場(chǎng)?！?/p>

Cadence Certus Closure Solution 支持公司的智能系統設計（Intelligent System Design?）戰略，旨在實(shí)現卓越設計。

客戶(hù)反饋：

“我們必須及時(shí)交付高性能、低功耗的模擬和混合信號產(chǎn)品。完整的芯片級簽核收斂是我們的工程團隊在滿(mǎn)足客戶(hù)交付承諾時(shí)面臨的最大瓶頸之一。借助Cadence Certus Closure Solution，我們的工程團隊可以通過(guò)其并發(fā)優(yōu)化和簽核功能在一夜之間體驗完整的芯片級簽核收斂，從而提高整體團隊的生產(chǎn)力。該解決方案能夠使包括靜態(tài)時(shí)序分析、布線(xiàn)和提取在內的整個(gè)優(yōu)化和簽核流程實(shí)現自動(dòng)化，從而使我們的工程團隊能夠顯著(zhù)提高設計成功率，實(shí)現高達 5% 的節能并更快地進(jìn)入市場(chǎng)?！?/p>

--- MaxLinear 公司 SoC 設計與技術(shù)事業(yè)部副總裁，Paolo Miliozzi 博士

“現在的設計環(huán)境瞬息萬(wàn)變，我們需要自動(dòng)化且強大的簽核收斂方法和工具，以滿(mǎn)足上市時(shí)間目標。借助 Cadence Certus 簽核解決方案，與其它現有方案相比，可協(xié)助我們的工程團隊提升6倍的芯片級簽核收斂周轉時(shí)間，從而提高了整體生產(chǎn)率。因此，基于此成果，我們計劃采用該解決方案來(lái)開(kāi)發(fā)我們的最新設計?！?/p>

---瑞薩電子共享研發(fā) EDA 事業(yè)部數字設計技術(shù)部高級首席工程師蓑田幸男先生