超高數據流通量FPGA新品類(lèi)中的Block RAM級聯(lián)架構

概述

隨著(zhù)數據中心、人工智能、自動(dòng)駕駛、5G、計算存儲和先進(jìn)測試等應用的數據量和數據流量不斷增大，不僅需要引入高性能、高密度FPGA來(lái)發(fā)揮其并行計算和可編程硬件加速功能，而且還對大量數據在FPGA芯片內外流動(dòng)提出了更高的要求。于是，在FPGA芯片中集成包括片上二維網(wǎng)絡(luò )（2D NoC）和各種最新高速接口的新品類(lèi)FPGA芯片應運而生，成為FPGA產(chǎn)業(yè)和相關(guān)應用的新熱點(diǎn)。

拉開(kāi)這場(chǎng)FPGA芯片創(chuàng )新大幕的是全球最大的獨立FPGA技術(shù)和產(chǎn)品提供商Achronix半導體公司，其采用7nm工藝打造的Achronix Speedster7t FPGA不僅擁有諸多高性能外圍Hard IP，而且是全球首次在FPGA的邏輯陣列上集成了2D NoC，一經(jīng)推出就在市場(chǎng)得到了積極的響應，并引來(lái)競爭對手的模仿和跟隨。

Speedster7t這款專(zhuān)門(mén)針對人工智能/機器學(xué)習（AI / ML）和高帶寬應用進(jìn)行優(yōu)化的高性能、高密度FPGA，包括了革命性的二維片上網(wǎng)絡(luò )（2D NoC）、新型機器學(xué)習處理器（MLP）、400G以太網(wǎng)和PCIe Gen5端口，以及高帶寬GDDR6和DDR4/5存儲控制器。Speedster7t FPGA架構如圖1所示。

圖1  Speedster7t FPGA結構圖

Achronix Speedster7t FPGA除了在外圍Hard IP上都采用目前業(yè)內領(lǐng)先的大帶寬高速率IP，在內部的可編程邏輯的架構中也做了大量的優(yōu)化去進(jìn)一步提高內部可編程邏輯的性能，從而適配外圍IP超高帶寬需求。本文首先談?wù)?/span>Speedster7t FPGA的片上SRAM，也就是Block RAM針對傳統的結構所做出的一些優(yōu)化。

Speedster7t FPGA中可編程邏輯的架構

Speedster7t FPGA中內部的可編程資源是按列排布，包括LUT、FF、ALU、MUX、MLP、Block RAM、Logic RAM。如圖2所示。

圖2  Speedster7t FPGA可編程邏輯結構

其中MLP、Block RAM、Logic RAM是集成在一起，他們之間的連接用的是專(zhuān)有的走線(xiàn)，不占用可編程邏輯走線(xiàn)資源，這樣做的目的主要是為了提高性能，同時(shí)也可以節省可編程邏輯走線(xiàn)資源，這個(gè)架構對于AI，還有需要用到MLP的一些復雜算法的性能優(yōu)化是非常明顯的，在我們的MLP系列文章中會(huì )詳細講到，這里我們只重點(diǎn)說(shuō)一下Block RAM。

Speedster7t FPGA的Block RAM特點(diǎn)

Speedster7t FPGA內部的Block RAM是一個(gè)容量為72k bit的簡(jiǎn)單雙端口RAM，有一個(gè)讀端口，一個(gè)寫(xiě)端口。兩個(gè)端口的時(shí)鐘完全獨立，并且可以完全獨立的配置讀寫(xiě)位寬。它可以靈活的配置成簡(jiǎn)單雙端口RAM或者ROM。

Block RAM的主要特性如表1所示。

表1  Block RAM的關(guān)鍵特性

Block RAM框圖如圖3所示。

圖3  Block RAM內部結構

Speedster7t FPGA的Block RAM級聯(lián)結構

Speedster7t FPGA的Block RAM最大的特點(diǎn)是增加了Block RAM間的級聯(lián)走線(xiàn)，級聯(lián)走線(xiàn)是BRAM間專(zhuān)有的連線(xiàn)，不占用可編程邏輯的走線(xiàn)資源，可以極大的提升多個(gè)Block RAM級聯(lián)的性能。圖4顯示了Block RAM間級聯(lián)走線(xiàn)的架構。

圖4  Block RAM級聯(lián)結構

由圖4可以看出，讀寫(xiě)地址線(xiàn)和數據線(xiàn)都有專(zhuān)有的級聯(lián)線(xiàn)連接。這樣的架構在一些場(chǎng)景中都會(huì )有應用，比如：需要從外部端口接收數據或者從GDDR6讀數據去初始化大量Block RAM的場(chǎng)景，AI的神經(jīng)網(wǎng)絡(luò )就是一個(gè)典型的應用，在每一層的卷積算法中，系統都會(huì )從GDDR6讀出圖像數據和權重數據放入每個(gè)引擎的Block RAM中，引擎計算完畢以后再存入到GDDR6中供下一次運算使用。

有了這樣的級聯(lián)架構，我們在寫(xiě)入數據去初始化大量Block RAM的時(shí)候不需要外部數據有很大的扇出，直接通過(guò)同一列Block RAM的級聯(lián)線(xiàn)就可以輕松完成，具體實(shí)現可以參考Achronix MLP_Conv2D參考設計。另外一個(gè)例子就是在需要多個(gè)Block RAM去構成更大容量的RAM的時(shí)候，如果利用級聯(lián)線(xiàn)可以大大提升系統的性能。我們針對這個(gè)專(zhuān)門(mén)做了一個(gè)工程比較一下，生成一個(gè)位寬64bit，深度16384的一個(gè)簡(jiǎn)單雙端口RAM，需要用到16個(gè)Block RAM。我們分別用專(zhuān)有級聯(lián)線(xiàn)和內部可編程邏輯去拼深度兩種方法來(lái)對比?？梢钥吹接脤?zhuān)有的級聯(lián)線(xiàn)資源更省，而且性能有了很大的提高。

使用專(zhuān)有的級聯(lián)線(xiàn)資源占用和性能：

使用可編程邏輯資源占用和性能：

后面我們會(huì )繼續深入了解Speedster7t FPGA可編程邏輯的各種特性，并且會(huì )用一些例子來(lái)說(shuō)明如何更高效的利用這些特性，以將Speedster7t這款業(yè)界首創(chuàng )的高數據帶寬FPGA芯片與更多的創(chuàng )新智能化應用結合起來(lái)。

此外，Achronix也提供Speedcore嵌入式FPGA硅知識產(chǎn)權（IP）產(chǎn)品，用來(lái)幫助用戶(hù)在應用規模進(jìn)一步擴大后，去開(kāi)發(fā)帶有eFPGA邏輯陣列的ASIC或者SoC產(chǎn)品，它們由Achronix的ACE FPGA開(kāi)發(fā)工具提供支持，從而可以重用FPGA開(kāi)發(fā)成果，這是Achronix在率先引入2D NoC和MLP之外，另一個(gè)層面上的創(chuàng )新。

參考文獻：

1 Achronix website www.achronix.com

2  Achronix Speedster7t IP component UG090