Cadence發(fā)布業(yè)界首款基于機器學(xué)習引擎的新版數字全流程 全面優(yōu)化設計流程，改善設計質(zhì)量并提高3倍吞吐量
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楷登電子（美國Cadence公司）近日發(fā)布已經(jīng)過(guò)數百次先進(jìn)工藝節點(diǎn)成功流片驗證的新版Cadenceò 數字全流程，進(jìn)一步優(yōu)化功耗，性能和面積，廣泛應用于汽車(chē)，移動(dòng)，網(wǎng)絡(luò )，高性能計算和人工智能（AI）等各個(gè)領(lǐng)域。流程采用了支持機器學(xué)習（ML）功能的統一布局布線(xiàn)和物理優(yōu)化引擎等多項業(yè)界首創(chuàng )技術(shù)，吞吐量最高提升3倍，PPA最高提升20%，助力實(shí)現卓越設計。
經(jīng)過(guò)多項關(guān)鍵技術(shù)，全新Cadence數字全流程實(shí)現了PPA和吞吐量的進(jìn)一步提升：
· Cadence數字全流程iSpatial技術(shù)：iSpatial技術(shù)將Innovus? 設計實(shí)現系統的GigaPlace? 布線(xiàn)引擎和GigaOpt? 優(yōu)化器集成到Genus? 綜合解決方案，支持布線(xiàn)層分配，有效時(shí)鐘偏移和通孔支柱等特性。iSpatial技術(shù)讓用戶(hù)可以使用統一的用戶(hù)界面和數據庫完成從Genus物理綜合到Innovus設計實(shí)現的無(wú)縫銜接。
· 機器學(xué)習（ML）功能：ML功能可以讓用戶(hù)用現有設計訓練iSpatial優(yōu)化技術(shù)，實(shí)現傳統布局布線(xiàn)流程設計裕度的最小化。
· 優(yōu)化簽核收斂：數字全流程采用統一的設計實(shí)現，時(shí)序簽核及電壓降簽核引擎，通過(guò)所有物理，時(shí)序和可靠性目標設計的同時(shí)收斂來(lái)增強簽核性能，幫助客戶(hù)降低設計裕度，減少迭代。
“基于已經(jīng)廣泛采納的集成流程，全新的增強版數字全流程進(jìn)一步強化了Cadence在數字與簽核設計領(lǐng)域的領(lǐng)導力，助力客戶(hù)實(shí)現SoC卓越設計，”Cadence公司資深副總裁兼數字與簽核事業(yè)部總經(jīng)理Chin-Chi Teng博士表示?！拔覀兣c客戶(hù)緊密合作，緩解大規模設計下日益緊張的時(shí)間壓力，提供高效達成PPA目標的全部所需?！?/p>
Cadence數字全流程包括Innovus設計實(shí)現系統，Genus綜合解決方案，Tempus時(shí)序簽核解決方案和Voltus IC電源完整性解決方案。流程為客戶(hù)提供實(shí)現設計收斂的快速路徑和更好的可預測性，支持公司的智能系統設計? 戰略，助力實(shí)現高級節點(diǎn)片上系統（SoC）的卓越設計。
客戶(hù)反饋
“我們一直不遺余力地讓高性能核心滿(mǎn)足越來(lái)越高的性能目標。通過(guò)Innovus設計實(shí)現系統GigaOpt優(yōu)化器工具新增的ML能力，我們得以快速完成CPU核心的自動(dòng)訓練，提高最大頻率，并將時(shí)序總負余量降低80%。簽核設計收斂的總周轉時(shí)間可以縮短2倍。"——MediaTek公司計算和人工智能技術(shù)事業(yè)部總經(jīng)理，Dr. SA Hwang
MediaTek公司計算和人工智能技術(shù)事業(yè)部總經(jīng)理，Dr. SA Hwang
“Cadence數字全流程的iSpatial技術(shù)可以精確預測完整布局對PPA的優(yōu)化幅度，實(shí)現RTL，設計約束和布局布線(xiàn)的快速迭代，總功耗減少6%，且設計周轉時(shí)間加快3倍。同時(shí)，Cadence獨特的ML能力讓我們在Samsung Foundry的4nm EUV節點(diǎn)訓練設計模型，實(shí)現了5%額外性能提升和5%漏電功率減少?！薄猄amsung Electronics代工設計平臺開(kāi)發(fā)執行副總裁，Jaehong Park
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