帶有分布式鎖相環(huán)的相控陣的系統級LO相位噪聲模型

　　摘要

　　對于數字波束成形相控陣，要生成LO，通常會(huì )考慮的實(shí)現方法是向分布于天線(xiàn)陣列中的一系列鎖相環(huán)分配常用基準頻率。對于這些分布式鎖相環(huán)，目前文獻中還沒(méi)有充分記錄用于評估組合相位噪聲性能的方法。

　　在分布式系統中，共同噪聲源是相關(guān)的，而分布式噪聲源如果不相關(guān)，在RF信號組合時(shí)就會(huì )降低。對于系統中的大部分組件，這都可以非常直觀(guān)地加以評估。對于鎖相環(huán)，環(huán)路中的每個(gè)組件都有與之相關(guān)聯(lián)的噪聲傳遞函數，它們的貢獻是控制環(huán)路以及任何頻率轉換的函數。這會(huì )在嘗試評估組合相位噪聲輸出時(shí)增加復雜性。本文基于已知的鎖相環(huán)建模方法，以及對相關(guān)和不相關(guān)貢獻因素的評估，提出了跟蹤不同頻率偏移下的分布式PLL貢獻的方法。

　　簡(jiǎn)介

　　對于任何無(wú)線(xiàn)電系統，都需要為接收器和激勵器精心設計本地振蕩器(LO)生成的實(shí)現方法。隨著(zhù)數字波束成形在相控陣天線(xiàn)系統中不斷普及，需要在大量分布式接收器和激勵器中分配LO信號和基準頻率，這讓設計變得更加復雜。

　　在系統架構層面需要權衡的因素包括，分配所需的LO頻率或分配較低的頻率基準，以及在靠近使用點(diǎn)的物理位置產(chǎn)生所需的LO。通過(guò)鎖相環(huán)從本地產(chǎn)生LO是一種高度集成的現成選項。下一個(gè)挑戰是評估來(lái)自各種分布式組件以及集中式組件的系統級相位噪聲。

　　采用分布式鎖相環(huán)的系統如圖1所示。常用基準頻率被分配至多個(gè)鎖相環(huán)，各產(chǎn)生一個(gè)輸出頻率。圖1a中的LO輸出被假設為圖1b的混頻器的LO輸入。

　　圖1.分布式鎖相環(huán)系統。每個(gè)振蕩器都被鎖相到一個(gè)共同的參考振蕩器上。從1到N的LO信號都應用到相控陣中所示的混頻器的LO端口上。

　　系統設計人員面臨的一個(gè)挑戰是跟蹤分布式系統的噪聲貢獻、了解相關(guān)和不相關(guān)的噪聲源，并估計整體的系統噪聲。在鎖相環(huán)中，這個(gè)挑戰變得更加嚴峻，因為噪聲傳遞函數都是鎖相環(huán)中的頻率轉換和環(huán)路帶寬設置的函數。

　　動(dòng)機：組合鎖相環(huán)測量示例

　　圖2所示為針對組合鎖相環(huán)的測量示例。這些數據是通過(guò)組合來(lái)自多個(gè)ADRV9009收發(fā)器的發(fā)射輸出獲得的。圖中所示為單個(gè)IC、兩個(gè)組合IC和四個(gè)組合IC的情況。對于這個(gè)數據集，在IC組合之后，可以看到明顯的10logN改進(jìn)。為了達到這個(gè)結果，需要采用一個(gè)低噪聲晶體振蕩器參考源。下一節建模的動(dòng)機是推導出一種方法，以計算在具有許多分布式收發(fā)器的大型陣列中，更廣泛地說(shuō)是在具有分布式鎖相環(huán)的任何架構中，這種測量結果會(huì )如何變化。

　　圖2.兩個(gè)組合鎖相環(huán)的相位噪聲測量

　　鎖相環(huán)模型

　　鎖相環(huán)中的噪聲建模已有充分的文檔記錄。1-5圖3所示為輸出相位噪聲圖。在這種類(lèi)型的圖中，設計師可以快速評估環(huán)路中每個(gè)組件的噪聲貢獻，而這些貢獻因素累計起來(lái)即可決定整體的噪聲性能。模型參數設置為代表圖2所示的數據，源振蕩器用于估算將大量IC組合在一起時(shí)的相位噪聲。

　　要檢驗分布式鎖相環(huán)的效果，首先要從PLL模型導出參考貢獻和其余PLL組件的貢獻。

　　圖3.典型的鎖相環(huán)相位噪聲分析，顯示所有組件的噪聲貢獻?？傇肼暿撬胸暙I因素的總和。

　　將已知的PLL模型擴展為分布式PLL模型

　　下文將介紹為具有多個(gè)分布式鎖相環(huán)的系統計算組合相位噪聲的過(guò)程。這種方法的前提是能夠將參考振蕩器的噪聲貢獻與VCO和環(huán)路組件的噪聲貢獻分離開(kāi)來(lái)。圖4所示為一個(gè)假設的分布式示例，一個(gè)參考振蕩器對應多個(gè)PLL。這個(gè)計算假設了一個(gè)無(wú)噪聲分布，這不切實(shí)際，但可以用來(lái)說(shuō)明原理。假設分布式PLL的噪聲貢獻是不相關(guān)的，并減少10logN，其中N表示分布式PLL的數量。隨著(zhù)通道增加，噪聲在較大偏移頻率下得到改善，對于大型分布系統，噪聲變得幾乎完全由參考振蕩器主導。

　　圖4.開(kāi)始采用分布式鎖相環(huán)相位噪聲建模方法：從鎖相環(huán)模型中提取參考振蕩器和鎖相環(huán)中除參考振蕩器外的所有其他組件的相位噪聲貢獻。作為分布式鎖相環(huán)數量的函數，組合相位噪聲假設參考噪聲是相關(guān)的，而分布在多個(gè)PLL之間的噪聲貢獻是不相關(guān)的。

　　圖4所示的示例簡(jiǎn)化了對參考振蕩器分布的假設。在真正的系統分析中，系統設計人員還應該考慮參考振蕩器分布中的噪聲貢獻，它們會(huì )降低總體結果。但是，像這樣的簡(jiǎn)化分析是非常有用的，能夠讓人了解架構方面的權衡會(huì )如何影響系統的總體相位噪聲性能。接下來(lái)我們來(lái)看看分布系統中相位噪聲的影響。

　　參考分布中的相位噪聲說(shuō)明

　　接下來(lái)將評估兩個(gè)分布選項示例?？紤]的第一種情況如圖5所示。在這個(gè)示例中，選擇了一個(gè)常用于快速調諧VCO頻率的寬帶PLL。參考信號的分布是通過(guò)時(shí)鐘PLL IC實(shí)現的，這種IC也常用于簡(jiǎn)化數字數據鏈路(如JESD接口)的時(shí)序限制。左下角顯示了各個(gè)貢獻因素。這些貢獻因素位于器件的頻率，并未調整到輸出頻率。右下角的相位噪聲圖顯示了不同數量的分布式PLL的系統級相位噪聲。

　　圖5.分布中具有PLL IC的分布式寬帶PLL。

　　該模型的有些特性值得注意。假設采用一個(gè)高性能晶體振蕩器，標稱(chēng)頻率為100 MHz，中央振蕩器的單個(gè)貢獻因素反映在可用的較高端晶體振蕩器上，雖然不一定是最好、最昂貴的可用選擇。雖然中央振蕩器輸出實(shí)際上會(huì )扇出到有限數量的分布式PLL，但這些PLL會(huì )再次按某個(gè)實(shí)際限值扇出并重復，以實(shí)現系統中的完整分布。對于本例中的分布貢獻，假設有16個(gè)分布組件，然后假設它們會(huì )再次扇出。左下角所示的分布電路的單個(gè)貢獻是不含參考振蕩器貢獻的PLL組件的噪聲。本例中的分布假設與源振蕩器同頻率，并根據該函數可用的典型IC來(lái)選擇噪聲貢獻因素。