從GDDR1到GDDR6的詳細資料都在這里

　　QDR是什么?

　　SDR(Single Data Rate):單倍數據倍率，只利用時(shí)鐘信號的上沿傳輸數據，例如SDRAM等。

　　DDR(Double Data Rate):雙倍數據倍率，利用時(shí)鐘信號的上沿&下沿傳輸數據，例如DDR-SDRAM等。

　　QDR(Quad Data Rate):四倍數據倍率，在DDR的基礎上，擁有獨立的寫(xiě)接口和讀接口，以此達到4倍速率，例如QDR-SRAM等 。DDR2-SDRAM，DDR3-SDRAM基本原理和DDR-SDRAM是一樣的，通過(guò)提高時(shí)鐘頻率來(lái)提升性能，因為時(shí)鐘頻率提高了，必須做相應的預處理(DDR支持2、4、8busrt, DDR2支持4和8，而DDR3只支持8)。

　　QDR是Quad Data RateStatic Random Access Memory(QDR SRAM)的縮寫(xiě)，也就是四倍數據速率靜態(tài)隨機存取存儲器的意思。QDR的四倍數據速率是相對普通SRAM而言的。

　　普通SRAM使用半雙工總線(xiàn)，即在同一時(shí)刻只能進(jìn)行讀或者寫(xiě)操作(讀/寫(xiě)共用一條數據通道)，所以普通SRAM又稱(chēng)作SDR(Single Data Rate)SRAM，即“單倍數據速率靜態(tài)隨機存取存儲器”。

　　DDR(Double Data Rate) SRAM在SDR SRAM的基礎上做了改進(jìn)，與SDR SRAM只在參考時(shí)鐘的上升沿采樣數據不同，DDR SRAM在參考時(shí)鐘的上升沿和下降沿都采樣數據，這樣，DDR SRAM在一個(gè)時(shí)鐘周期內可以傳輸雙倍數據，DDR SRAM(雙倍數據速率SRAM)也是由此得名的。

　　QDR在保留DDR特征的基礎上，對其數據總線(xiàn)進(jìn)行了升級，DDR只有一條數據通道，數據讀/寫(xiě)操作共用，屬于半雙工工作方式，而QDR擁有兩獨立條數據通道，數據讀/寫(xiě)操作可以同時(shí)進(jìn)行，屬于全雙工工作方式，因此，QDR的數據存取速率又是DDR的兩倍。

　　這樣計算下來(lái)，QDR的數據存取速率是SDR的四倍，四倍數據速率的雅稱(chēng)也因此而來(lái)。QDR1/2/3的最高工作頻率分別為200/333/500MHz。在高速通信系統中(40G/100G)基本上都使用QDR。

　　QDR器件規范是由Cypress、IDT、NEC、Samsung和Renesas等公司組成的QDR聯(lián)盟共同定義和開(kāi)發(fā)的。QDR聯(lián)盟的官方網(wǎng)站是：http://www.qdrsram.com。

　　同DDR一樣，QDR也分為QDR1、QDR2和QDR3。與QDR1相比，QDR2增加了一對源同步時(shí)鐘，可以幫組SRAM控制器捕獲數據，此時(shí)鐘被稱(chēng)為反饋時(shí)鐘(CQ和CQ#)，這個(gè)反饋時(shí)鐘與QDR2的輸入參考時(shí)鐘保持同步，同時(shí)又與QDR2輸出路徑的數據總線(xiàn)保持沿對齊。這樣，QDR2產(chǎn)生的整體數據有效視窗便會(huì )比同頻率的QDR1增大約35%，而延遲卻比QDR1少了二分之一個(gè)周期，這額外的半周期可容許在最低的延遲下進(jìn)行更高頻率和更大帶寬操作。QDR3目前還處在概念中，QDR聯(lián)盟于2004年5月制定的QDR3規范中，器件的最高時(shí)鐘頻率可達500MHz。QDR器件結構示意圖如下所示：

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　　1).K/K#：QDR系統時(shí)鐘信號;

　　2).C/C#：讀端口輸入時(shí)鐘;

　　3).CQ/CQ#：輸出環(huán)回時(shí)鐘;

　　這里說(shuō)明下，K/K#、C/C#和CQ/CQ#不是真正的差分信號，而是相位相差180度的偽差分時(shí)鐘，在測試時(shí)不能使用差分探頭，一般使用兩個(gè)單端探頭。

　　4).A[20:0]：地址輸入信號，讀寫(xiě)通道復用，分別在時(shí)鐘K/K#的上升沿采樣;

　　5).WPS#：寫(xiě)端口選擇輸入信號，在時(shí)鐘信號K的上升沿有效，當WPS#無(wú)效時(shí)，寫(xiě)端口信號被忽略;

　　6).BWS[3:0]#：比特寫(xiě)入選擇信號，用于選擇將拿個(gè)Byte寫(xiě)入到QDR鐘，對于9位數據位寬的QDR，用BWS0#控制，對于18位數據位寬的QDR，由BWS0#控制低9位，BWS1#控制高9位，其他以此類(lèi)推;

　　7).NWS[0:1]#：4字節寫(xiě)入選擇信號(此管腳只在8位QDR器件上才有)，用來(lái)控制當前寫(xiě)端口的哪4位字節被寫(xiě)入，NWS0#控制D[3:0]，NWS1#控制D[7:4]。

　　8).RPS#：寫(xiě)端口地址選擇輸入信號，時(shí)鐘K上升沿有效，當RPS#信號無(wú)效時(shí)，讀端口信號被忽略;

　　9).D[18:0]：寫(xiě)操作數據輸入通道，在時(shí)鐘K和K#的上升沿有效;

　　10).Q[18:0]：讀操作數據輸出通道，單時(shí)鐘模式下，在在時(shí)鐘K和K#的上升沿有效，多時(shí)鐘模式下，在時(shí)鐘C和C#的上升沿有效;

　　11).ZQ：輸出阻抗控制信號。用于控制QDR的輸出端口的CQ/CQ#以及Q[18:0]等信號的輸出阻抗。當ZQ和GND間的電阻為RQ時(shí)，則CQ/CQ#和Q[18:0]的輸出阻抗被設置為0.2RQ。當ZQ直接連接到VDD時(shí)，輸出信號有最小的輸出阻抗，ZQ不能懸空或直接接地;

　　12).DOFF#：DLL使能輸入信號，當該管腳接地時(shí)，將會(huì )關(guān)掉QDR內置的DLL;

　　13).144M/288M：144M/288M地址擴展引腳，在72M器件上，這些管腳必須拉低。

　　QDR SRAM的I/O端口采用的是HSTL電平。HSTL即High SpeedTransceiver Logic，是一種基于EIA/JESD8-6標準的數字接口電路邏輯，其輸出為一差分放大器(如果只使用一端的話(huà)，另一端需要與內部參考電壓相連)，QDR具有單獨的輸出端口電源Vddq，QDR1為2.5V、QDR2為1.8V、QDR3為1.2V。

　　QDR有三對參考時(shí)鐘，其中，只有K/K#時(shí)鐘是必須的，它是寫(xiě)數據和地址信號的采樣時(shí)鐘。C/C#和CQ/CQ#這兩對時(shí)鐘可選，QDR有四種時(shí)鐘設計方案，分別如下：

　　1).僅使用K/K#時(shí)鐘。K/K#既是寫(xiě)參考時(shí)鐘，也是讀參考時(shí)鐘;

　　2).用K/K#時(shí)鐘和C/C#時(shí)鐘，不使用CQ/CQ#時(shí)鐘;

　　3).用K/K#時(shí)鐘和C/C#時(shí)鐘的換回環(huán)，不用CQ/CQ#時(shí)鐘;

　　4).用K/K#時(shí)鐘和CQ/CQ#時(shí)鐘。

　　由于K/K#時(shí)鐘和CQ/CQ#時(shí)鐘分別是由QDR控制器和QDR本身提供的，這樣，在讀寫(xiě)時(shí)都有源同步時(shí)鐘做參考，所以，在高速設計中，基本上都是使用第四種時(shí)鐘方案。

　　使用單時(shí)鐘模式時(shí)，C/C#時(shí)鐘必須從外部上拉到高電平(CQ/CQ#是輸出時(shí)鐘，無(wú)需處理)，在使用第二種時(shí)鐘模式時(shí)，C/C#的時(shí)鐘的PCB走線(xiàn)必需要比K/K#時(shí)鐘長(cháng)，QDR2 SRAM有一個(gè)參數tKHCH(即K/K#時(shí)鐘和C/C#時(shí)鐘的skew)，規范中要求此參數必須大于0，因為QDR的同時(shí)讀寫(xiě)特點(diǎn)，假設在同一時(shí)鐘周期內，要對同一個(gè)地址的數據進(jìn)行讀操作和寫(xiě)操作，規范要求是，要先進(jìn)行寫(xiě)操作，后進(jìn)行讀操作，也就是寫(xiě)參考時(shí)鐘K/K#需要比讀參考時(shí)鐘C/C#先到達。但是，規范中同時(shí)規定，C/C#時(shí)鐘與K/K#時(shí)鐘之間的skew必須小于三分之一時(shí)鐘周期。

　　如果將多片QDR2 SRAM器件并聯(lián)使用的話(huà)，需要注意C/C#時(shí)鐘的PCB走線(xiàn)方式，即C/C#時(shí)鐘須先到達最遠端的QDR器件(即第三種時(shí)鐘方案)，最后到達最近處的QDR器件，這樣，參考時(shí)鐘信號的延遲正好可以抵消數據信號的延遲，確保幾個(gè)器件上的數據保持同步，如下圖所示。

　　使用QDR器件時(shí)，須注意一下幾點(diǎn)：

　　1).QDR2有最低頻率要求，最低工作頻率不能低于120MHz;

　　2).QDR上電期間，要保證DOFF#管腳一直處于低電平，因為DOFF#的作用是使能器件內部的DLL，在剛上電的這段時(shí)間，時(shí)鐘信號本身是不穩定的，為了讓內部DLL正確的鎖住時(shí)鐘，需要停止時(shí)鐘信號至少30ns來(lái)復位內部DLL，然后等外部時(shí)鐘穩定后在使能DLL去鎖定穩定的時(shí)鐘;

　　3).VDD要先于VDDQ上電，VDDQ要先于VREF或與之同時(shí)上電。