采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實(shí)現創(chuàng )新設計

人們對寬帶服務(wù)的帶寬要求越來(lái)越高，促使芯片供應商使用更多的高速串行收發(fā)器。因此，下一代應用采用了多種數據速率，從幾Mbps 到數百Gbps，在一種設備中集成了多種協(xié)議和服務(wù)。以太網(wǎng)等迅速發(fā)展的標準以及對提高數據速率的需求使得高速收發(fā)器成為主要的性能判定依據。標準單元ASIC 和ASSP 不具有人們需要的靈活性，其成本和風(fēng)險無(wú)法讓用戶(hù)及時(shí)實(shí)現技術(shù)創(chuàng )新。本文介紹帶有收發(fā)器的全系列40-nmFPGA 和ASIC，發(fā)揮前沿技術(shù)優(yōu)勢，在前一代創(chuàng )新基礎上，解決下一代系統難題。
引言
現代意義上的互聯(lián)網(wǎng)雖然只經(jīng)歷了十幾年的時(shí)間，卻已經(jīng)成為技術(shù)創(chuàng )新和帶寬增長(cháng)的主要推動(dòng)力量。更新現有通信系統以及新應用的出現要求采用更大的寬帶和更高的數據速率。今天，以視頻為主的網(wǎng)絡(luò )下載和點(diǎn)對點(diǎn)網(wǎng)絡(luò )連接( 文件共享) 占用了80% 的帶寬。流媒體( 視頻點(diǎn)播電影和電視)、IP 承載視頻和互聯(lián)網(wǎng)游戲等新應用占用的帶寬不到10% ?？紤]到這些因素，互聯(lián)網(wǎng)仍處于發(fā)展初期，今后將持續強勁增長(cháng)。
市場(chǎng)上最近推出的通信設備已經(jīng)開(kāi)始向40 甚至100 千兆以太網(wǎng)(GbE) 端口過(guò)渡，以更低的成本和功耗，在更緊湊的封裝中實(shí)現更大的帶寬。而且，摩爾定律還在不斷推動(dòng)著(zhù)半導體行業(yè)發(fā)展，集成電路上的晶體管數量每?jì)赡昃蜁?huì )加倍。新一代產(chǎn)品使用45-nm 或者40-nm 工藝來(lái)集成更多的功能，提高每一功能的工作性能和邏輯密度，降低功耗，而滿(mǎn)足日益增長(cháng)的帶寬需求的關(guān)鍵則是更多、更快的高速串行收發(fā)器。
本文介紹高速串行收發(fā)器的發(fā)展趨勢，以及系統規劃人員和設計人員所面臨的挑戰。文章還回顧了某些特殊的市場(chǎng)需求，為滿(mǎn)足這些需求，可編程邏輯器件(PLD) 供應商必須提供帶有收發(fā)器的多種產(chǎn)品組合。這些器件具有豐富的邏輯、特性和I/O 功能，客戶(hù)利用它們能夠開(kāi)發(fā)出滿(mǎn)足各種性能、功耗和成本目標的產(chǎn)品。
高速收發(fā)器技術(shù)的發(fā)展趨勢提高高速串行收發(fā)器的數據速率以及器件中收發(fā)器的數量可以實(shí)現更大的帶寬和更高的數據速率。使用以
下技術(shù)可以獲得帶寬達到100G 的接口：
■ 10 個(gè)10.3-Gbps 收發(fā)器(CAUI 協(xié)議)
■ 20 個(gè)6.375-Gbps 收發(fā)器(Interlaken 協(xié)議)
■ 40 個(gè)3.125-Gbps 收發(fā)器(XAUI 協(xié)議)
■ 100 個(gè)1.25-Gbps 收發(fā)器(SGMII 協(xié)議，注意，這只是用于演示目的，并不實(shí)用)
考慮到每個(gè)器件所有輸入和輸出數據通道的兩端口需求，如果收發(fā)器數據速率不能相應的提高，即使是采用最現代的工藝技術(shù)也難以滿(mǎn)足收發(fā)器的數量要求。
很多系統混合了DSP 模塊、控制處理器、ASSP、ASIC 和FPGA。系統規劃人員面臨的挑戰是對系統進(jìn)行劃分，把這些器件連接起來(lái)，以滿(mǎn)足應用性能和帶寬要求。在很多情況下，由于A(yíng)SSP 和ASIC 技術(shù)創(chuàng )新發(fā)展較慢，無(wú)法實(shí)現更快的接口。另一挑戰是這些器件所提供的各類(lèi)協(xié)議，規劃人員不得不犧牲性能，重新使用原來(lái)的接口。這一般通過(guò)橋接器件――傳統的FPGA，連接原來(lái)的協(xié)議和新協(xié)議。解決這些問(wèn)題最終會(huì )降低系統成本。
帶有收發(fā)器的數據鏈路不但支持更高的數據吞吐量，而且功效非常高，進(jìn)一步提高了系統集成度，成為系統的關(guān)鍵組成部分。串化器/ 解串器(SERDES) 收發(fā)器是替代原有并行技術(shù)所必須采用的技術(shù)。通過(guò)使用收
發(fā)器技術(shù)，設計人員能夠解決當今高速數據鏈路設計中的關(guān)鍵問(wèn)題：
■ 信號完整性：相對于并行接口，串行接口的延時(shí)和偏移都比較低。在串行協(xié)議應用，以及驅動(dòng)背板方面，要求收發(fā)器具有優(yōu)異的信號完整性，較低的抖動(dòng)和誤碼率(BER)。
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■ 復雜的電路板：使用串行接口可以減小電路板面積，減少所使用的電路板元件數量以及電路板層數。例如， PCI Express (PCIe) 接口將引腳和電路板面積減少了50%，而帶寬提高了一倍。
■ 功耗和散熱：串行接口的功耗要低于并行接口。例如，Stratix IV GT FPGA 的10G 接口在10.3 Gbps 時(shí)的功耗為190 mW， Altera 40-nm 收發(fā)器上的收發(fā)器 PMA 功率。表1 詳細列出了40-nm 工藝節點(diǎn)各種數據速率下的功耗。
總之，系統規劃人員面臨三種主要挑戰：
■ 在提高帶寬和數據速率時(shí)，需要更多、更快的收發(fā)器。
■ 既有原來(lái)的高速協(xié)議，又有各種不斷發(fā)展的新標準。
■ 符合背板和協(xié)議要求需要有優(yōu)異的信號完整性。
收發(fā)器接口是系統規劃人員首先要考慮的關(guān)鍵因素，而器件選擇取決于所能夠提供的功能、性能、功耗和成本目標。最終，一定的市場(chǎng)需求決定了收發(fā)器系列產(chǎn)品最合適的功能。
市場(chǎng)需求
圖1 顯示了使用以太網(wǎng)協(xié)議的幾個(gè)例子，目前的通信基礎設施中使用了收發(fā)器。網(wǎng)絡(luò )中的每一部分都使用
了串行收發(fā)器技術(shù)，但是有不同的帶寬要求。越靠近用戶(hù)側，成本和功耗就越敏感，同時(shí)，帶寬也在降低，
收發(fā)器速率和數量也在減少。此外，隨著(zhù)實(shí)際應用中處理需求的變化，器件密度和特性的關(guān)系也在不斷變
化。

圖1. 通信基礎設施中的收發(fā)器
表1. PMA 收發(fā)器功耗/ 通道對比

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固網(wǎng)接入、傳輸和網(wǎng)絡(luò )設備
以太網(wǎng)已經(jīng)發(fā)展成為當今應用最廣泛的物理層和鏈路層協(xié)議。而作為IEEE 標準802.3ae 于2002 年發(fā)布的10GbE 是目前最快的標準， IEEE正在制定40GbE和100GbE 以太網(wǎng)標準。網(wǎng)絡(luò )已經(jīng)向數據包傳輸和全以太網(wǎng)設備過(guò)渡，應用范圍包括數據包處理和流量管理功能為主的橋接和全數據通道處理等(1)。根據網(wǎng)絡(luò )中靠近用戶(hù)的程度以及位置，帶寬從10 Gbps 至20 Gbps 發(fā)展到 40 Gbps 至80 Gbps，甚至是100 Gbps。并不存在能夠滿(mǎn)足所有需求的解決方案，因此，設備必須能夠支持不同的密度、特性、性能、功耗和成本目標。
關(guān)鍵需求推動(dòng)了技術(shù)創(chuàng )新，包括對集成10G 收發(fā)器、高密度和高性能的需求，以及對以太網(wǎng)、GPON、CEI-6/Interlaken 和SONET/SDH 等協(xié)議標準的支持。
無(wú)線(xiàn)設備
過(guò)去，無(wú)線(xiàn)標準( 空中接口) 在發(fā)展過(guò)程中采用了不同的技術(shù)和物理通道，但是，對于3.9G/4G，更大的載波帶寬(20 MHz) 使得所有主要空中新接口使用OFDMA 技術(shù)。雖然正交頻分復用多址接入/ 多輸入多輸出(OFMDA-MIMO) 方法有可能在不久的將來(lái)實(shí)現技術(shù)融合，但目前的標準仍在不斷發(fā)展，繼續得以實(shí)施。
主要的無(wú)線(xiàn)需求包括在同一系統中對多種標準的支持，新一代體系結構中較強的信號處理能力，減少系統總延時(shí)等，所有這些需求都要求進(jìn)一步提高集成度。而且，無(wú)線(xiàn)解決方案必須能夠靈活的延伸到名為毫微微基站( 以及微微基站、微基站和宏基站等) 的家庭基站中。這些市場(chǎng)和技術(shù)要求推動(dòng)了高度集成方案的發(fā)展，最終成為芯片系統(SoC)。而且，這些收發(fā)器PLD 所具有的優(yōu)點(diǎn)和其他解決方案具有可比性，甚至優(yōu)于其他方案：
■ 在用戶(hù)數量或者每單元吞吐量上的成本和性能
■ 每Mbps 和每mm2 功耗和面積
■ 不同空中接口和協(xié)議的芯片間、卡對卡以及機箱之間接口高速收發(fā)器的靈活性和可更新能力
此外，很難有能夠滿(mǎn)足所有需求的通用解決方案。推動(dòng)技術(shù)創(chuàng )新的關(guān)鍵需求包括更高的集成度，更低的成本，更好的性能，集成了DSP 功能的信號處理能力，以及支持CPRI/OBSAI 和Serial RapidIO® 等專(zhuān)用協(xié)議。
軍事、廣播、計算機和存儲、測試和醫療，以及其他市場(chǎng)領(lǐng)域
其他市場(chǎng)領(lǐng)域對收發(fā)器的需求各有不同，需要綜合考慮密度、性能、特性和功耗要求。PCIe Gen1 和Gen2以及以太網(wǎng)等標準協(xié)議得到了廣泛應用。某些市場(chǎng)對協(xié)議有特殊的要求，例如，廣播應用的SDI，以及計算機和存儲的SATA/SAS、HyperTransport 和QPI 等。由于很多應用只需要采用支持專(zhuān)用協(xié)議的收發(fā)器，因此， 10G 收發(fā)器在寬帶連接上迅速得到了應用，成為很多產(chǎn)品的主要技術(shù)推動(dòng)力量。
關(guān)鍵技術(shù)
帶有收發(fā)器的FPGA 和ASIC 系列產(chǎn)品采用的技術(shù)包括工藝技術(shù)、支持可編程功耗技術(shù)的功耗和性能優(yōu)化措施、邏輯架構、I/O、PLL、外部存儲器接口、高速串行收發(fā)器、時(shí)鐘數據恢復和時(shí)鐘產(chǎn)生、預加重和均衡，以及在PCIe 等協(xié)議上應用硬核知識產(chǎn)權(IP) 等。
工藝技術(shù)和40-nm 的優(yōu)勢和以前的65-nm 節點(diǎn)以及最近的45-nm 節點(diǎn)相比， 40-nm 工藝有很大的優(yōu)勢。最顯著(zhù)的一點(diǎn)是更高的集成度，半導體生產(chǎn)商可以在更小的管芯中集成更多的功能，生產(chǎn)出密度更高的器件。
40-nm 工藝還進(jìn)一步提高了性能。40 nm 最小的晶體管邏輯門(mén)長(cháng)度比65 nm 邏輯門(mén)長(cháng)度短38.5%，比45-nm 工藝的邏輯門(mén)長(cháng)度短11%。40 nm 的阻抗進(jìn)一步降低，從而提高了驅動(dòng)能力，實(shí)現了性能更好的晶體管。應變硅技術(shù)使電子和空穴的移動(dòng)能力提高了30%，晶體管性能提高了近40%。
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雖然密度和性能的提高非常顯著(zhù)，但是，當今系統開(kāi)發(fā)人員在設計中需要著(zhù)重考慮的是功耗問(wèn)題。40-nm節點(diǎn)在功耗上也有一定的優(yōu)勢，更小的工藝尺寸減小了導致動(dòng)態(tài)功耗的雜散電容。特別是，臺積電(TSMC)的40-nm 工藝技術(shù)要比其45-nm 工藝技術(shù)的有功功耗低15%。(2)
但是，工藝尺寸的降低卻增大了待機功耗。Altera 使用多種方法來(lái)降低靜態(tài)功耗，包括多閾值晶體管、長(cháng)度不同的晶體管溝道、三重氧化等，并且在對性能要求不高的PLD 上綜合考慮性能和功耗，例如配置邏輯等。
可編程功耗技術(shù)和性能
除了常用的電路設計方法， Altera 還引入了65-nm Stratix® III FPGA 的可編程功耗技術(shù)(3) 來(lái)降低靜態(tài)功耗?？删幊坦募夹g(shù)使靜態(tài)功耗降低了70%，在設計中以最低的功耗實(shí)現最好的性能。這一創(chuàng )新技術(shù)利用了這一事實(shí)――在典型設計中，全部邏輯中只有很少一部分用在關(guān)鍵時(shí)序通道上?；鶞蕼y試表明，時(shí)序余度很小的高性能邏輯和時(shí)序余度較大的慢速邏輯比平均為30:70。
在任何設計中， Altera 的Quartus® II 開(kāi)發(fā)軟件自動(dòng)確定設計中每一通道的松弛余度。這樣，通過(guò)調整晶體管的反向偏置電壓，將每一邏輯模塊、存儲器和DSP 模塊的晶體管自動(dòng)設置為合適的模式――高性能或者低功耗：
■ 在低功耗模式中， Quartus II 軟件減小反向偏置電壓，使晶體管很難接通。這樣，減小了時(shí)序不重要電路中的亞閾值泄漏電流，以及無(wú)用的靜態(tài)功耗( 圖2 中的藍色部分)。
■ 在高性能模式中， Quartus II 軟件增大反向偏置電壓，時(shí)序關(guān)鍵通路上的晶體管更容易接通，以滿(mǎn)足設計中規定的時(shí)序約束要求，實(shí)現最佳性能( 圖2 中的黃色部分)。
圖2. Quartus II 軟件降低了功耗，提高了性能

邏輯架構和通用I/O
Altera 的40-nm 器件架構使用了包括自適應邏輯模塊(ALM)、TriMatrix 片內存儲器模塊和DSP模塊的通用內核邏輯體系結構。ALM 含有一個(gè)可配置8 輸入分段式查找表(LUT)、兩個(gè)嵌入式加法器和兩個(gè)寄存器，并采用了MultiTrack 互聯(lián)結構進(jìn)行布線(xiàn)，以支持高速邏輯、算法和寄存器功能，器件利用率非常高。
TriMatrix 片內存儲器提供三種不同的存儲器模塊容量，大大提高了效率和靈活性，如圖3 所示。
Power
High speed
Low power
Threshold voltage
Source
Substrate
Drain
Channel
Gnd
Gate
High Speed Logic Low Power Logic
High-speed logic Low-power logic
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圖3. TriMatrix 存儲器結構

圖4 中的DSP 模塊是高性能芯片體系結構，其強大的可編程能力可以在多種應用中實(shí)現最佳處理功能。每一模塊含有8 個(gè)18x18 乘法器，以及寄存器、加法器、減法器、累加器和求和單元，這些都是典型DSP 算法中常用的功能。DSP 模塊支持可變位寬和各種取整飽和模式，有效地滿(mǎn)足了應用需求。

圖4. DSP 模塊體系結構
通用PLLAltera 的通用鎖相環(huán)(PLL) 包括閉環(huán)頻率控制系統，該系統基于輸入時(shí)鐘信號和受控振蕩器反饋時(shí)鐘信號之間的相位差。圖5 顯示了PLL 中主要組件的簡(jiǎn)要結構。
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圖5. PLL 結構圖

這些PLL 的模擬特性使其具有非常低的抖動(dòng)，能夠實(shí)現可靠的時(shí)鐘方案。很多可配置時(shí)鐘輸出能夠非常靈活的實(shí)現系統時(shí)鐘，為存儲器接口和I/O 接口輸出時(shí)鐘。
最佳通用I/O 和外部存儲器接口
如圖6 所示， I/O 結構的關(guān)鍵構建模塊包括：
■ 單端I/O 支持，提供可編程擺率和驅動(dòng)能力，可變延遲鏈補償電路板走線(xiàn)，以及串行和并行動(dòng)態(tài)片內匹
配(OCT)。
■ 支持差分片內匹配的高性能LVDS 傳輸和接收差分信號
■ 為多通道LVDS 接口提供的硬核動(dòng)態(tài)相位對齊(DPA) 模塊，避免了時(shí)鐘至通道和通道至通道偏移，以及
時(shí)鐘轉發(fā)功能，實(shí)現軟核時(shí)鐘數據恢復(CDR)。

圖6. DPA 結構圖
Altera 的I/O 引腳支持已有以及新興的外部存儲器標準，例如，DDR、DDR2、DDR3、QDRII、QDRII+ 和RLDRAMII 等。它們包括自校準數據通路，對自己不斷進(jìn)行動(dòng)態(tài)調整，在工藝、電壓和溫度變化時(shí)，提供最可靠的工作頻率。其他電路包括對齊和同步、通道去偏移、讀/ 寫(xiě)調平，以及時(shí)鐘域交叉功能等。
高速串行收發(fā)器
Altera的高速收發(fā)器模塊在物理介質(zhì)附加(PMA)和物理編碼子層(PCS)使用通用體系結構(圖7所示)。 根據設計人員的不同要求，可以旁路PCS 中的模塊。
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圖7. PMA 和PCS 結構圖

PMA 功能可以用在模擬電路中，包括：
■ CDR
■ SERDES
■ 可編程預加重和均衡
■ I/O 緩沖，支持動(dòng)態(tài)可控設置( 輸出差分電壓和差分OCT)。
PCS 提供數字功能以適應背板、芯片至芯片和芯片至模塊應用的多種關(guān)鍵協(xié)議。這些數字模塊為增強對協(xié)議的支持而進(jìn)行了優(yōu)化，減少了實(shí)現物理層協(xié)議所需要的器件資源，同時(shí)降低了功耗。與特定的IP 和參考設計相結合，這些模塊能夠提供完整的協(xié)議解決方案，縮短了設計周期，降低了風(fēng)險。PCS 功能的例子包括8b/10b 編碼器/ 解碼器、相位補償FIFO 緩沖、字對齊器和速率匹配器，在收發(fā)器模塊中提供對協(xié)議的支持。
此外，還提供專(zhuān)用狀態(tài)機，支持PCIe、GbE 和XAUI 協(xié)議。
時(shí)鐘數據恢復
如圖8 所示， Altera 的高速CDR 電路使用混合體系結構，支持兩種工作模式，進(jìn)一步發(fā)展了傳統的數據驅動(dòng)體系結構?？梢宰詣?dòng)或者手動(dòng)設置這兩種模式――鎖定至數據和鎖定至參考。采用參考時(shí)鐘作為輸入，將CDR 單元中的模擬PLL 鎖定到需要的頻率上。然后，電路從參考時(shí)鐘輸入切換到數據信號， CDR 和數據信號實(shí)現相位鎖定，從而恢復數據中的時(shí)鐘。這種體系結構的關(guān)鍵優(yōu)勢在于縮短了鎖定時(shí)間，降低了功耗，能夠承受較大的抖動(dòng)。結果， Altera 的收發(fā)器在驅動(dòng)背板時(shí)，具有最低的抖動(dòng)和最好的BER 性能，BER 達到10EC12 以上，而且協(xié)議兼容性非常好。

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圖8. CDR 體系結構

時(shí)鐘產(chǎn)生和PLL 技術(shù)
時(shí)鐘產(chǎn)生是高速收發(fā)器的一項重要功能。時(shí)鐘抖動(dòng)會(huì )影響發(fā)射器和接收器的性能，從而影響高速鏈路的BER 性能。PLL 的關(guān)鍵組成是振蕩器，它是抖動(dòng)的主要來(lái)源。理想情況下，高速壓控振蕩器(VCO) 提供較寬的調諧范圍，較高的頻率(GHz)，較低的噪聲和功耗，體積很小，集成度較高。
Altera 的高速收發(fā)器支持兩類(lèi)振蕩器，環(huán)行振蕩器(RO) 和LC諧振振蕩器(LC諧振腔)。RO的集成度較高，功耗也比較低，管芯面積較小，在較寬的調諧范圍內都具有優(yōu)異的抖動(dòng)性能，每一接收通道都有獨立的RO，工作范圍在600 Mbps 至10.3 Gbps。然而，隨著(zhù)頻率的提高，相位噪聲和抖動(dòng)性能出現劣化，當高頻時(shí)需要優(yōu)異的相位噪聲和抖動(dòng)性能時(shí)， LC 諧振振蕩器則顯示出很大的優(yōu)勢。LC 諧振振蕩器的缺點(diǎn)是其電感和可變電容( 變容)，這些都是體積較大的元件。
■ 發(fā)送通道RO
● 在較寬的頻率范圍內具有優(yōu)異的抖動(dòng)性能
● 600 Mbps 至10.3 Gbps 的數據工作范圍
■ 發(fā)送通道LC 諧振振蕩器
● 技術(shù)實(shí)現了較好的抖動(dòng)性能，較窄的工作范圍。
● 4.9C6.375 Gbps LC 諧振振蕩器，適用于PCIe/CEI-6。
● 9.9C11.3 Gbps LC 諧振振蕩器 ，適用于XLAUI/CAUI/CEI-11G。
預加重和均衡
所有傳輸介質(zhì)普遍存在的一個(gè)問(wèn)題是由頻率引起的損耗，特別是趨膚效應和電介質(zhì)損耗導致的印刷電路板(PCB) 設計損耗。這種損耗導致高頻分量的衰減更大，從而降低了遠端信號的接收能力，縮短了驅動(dòng)長(cháng)度，增大了BER。預加重和均衡用在A(yíng)ltera 的高速收發(fā)器中，以克服傳輸損耗，驅動(dòng)帶有兩個(gè)連接器的40
FR-4 背板。
在數據信號發(fā)送至通道之前，高速收發(fā)器的發(fā)射器采用預加重技術(shù)放大數據信號的高頻分量。由于所生成數據信號的前面和后續數據位在發(fā)射器中是確定的，因此，預加重方法應用在相對于主脈沖的不同數據位上。Altera 的預加重方案使用預抽頭，其后是主脈沖和兩個(gè)后抽頭。
在接收器開(kāi)始進(jìn)行均衡，當數據進(jìn)入接收器時(shí)，均衡起到了高通濾波器的功能，成功地重建信號。Altera的高速收發(fā)器支持各種均衡方案(4)：
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■ 連續時(shí)間線(xiàn)性均衡(CTLE)
■ 自適應散射補償引擎(ADCE)(5)
■ 判定反饋均衡(DFE)
由于不同的數據速率和背板特性，因此，很難從數千種設置中選擇最佳均衡設置。使用收發(fā)器HSPICE 模型和背板S 參數特性進(jìn)行仿真可以簡(jiǎn)化這一過(guò)程。但是，某些應用在工作中需要插拔系統卡，當條件變化時(shí)，不得不迅速更新均衡設置。利用即插即用信號完整性功能， Altera 引入了ADCE，熱插拔收發(fā)器支持在40 FR-4 背板上2.5 Gbps 至6.5 Gbps 的數據傳輸。
面向PCI Express 的硬核IP
PCIe 的廣泛應用推動(dòng)了集成PCIe 功能的發(fā)展，在實(shí)際中它作為預驗證和符合標準的硬核IP 模塊來(lái)實(shí)現。
PCIe 的重要優(yōu)勢是能夠大大節省資源( 最大40K LE)，降低功耗，其編譯時(shí)間更短，從而縮短了設計周期。
如圖9 所示，硬核IP 模塊嵌入在PCIe 協(xié)議棧的所有層中，包括收發(fā)器模塊、物理層、數據鏈路層和協(xié)議層。PCIe 硬核IP 模塊符合以下PCI-SIG 規范：
■ PCIe 基本規范， Rev 1.1 (2.5 Gbps)
■ PCIe 基本規范， Rev 2.0 (2.5 和5.0 Gbps)

圖9. PCIe 硬核IP 結構
注釋?zhuān)?br />(1) LMI：本地管理接口
(2) DPRIO：動(dòng)態(tài)部分可重新配置輸入/ 輸出
Altera 的收發(fā)器系列器件
新器件的發(fā)展符合摩爾定律――密度每?jì)赡昙颖?，開(kāi)發(fā)新器件需要不同的方法，由于開(kāi)發(fā)成本隨之增加，應盡量采用相關(guān)的技術(shù)。在開(kāi)發(fā)全系列收發(fā)器FPGA 和ASIC 時(shí)， Altera 采用了以下方法：
■ 重新使用已有工藝所采用的技術(shù)
■ 通過(guò)技術(shù)進(jìn)步，發(fā)揮每一新工藝節點(diǎn)的優(yōu)勢來(lái)逐步改進(jìn)。
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■ 使用通用體系結構，綜合考慮不同的性能、功耗和成本要求，優(yōu)化構建模塊。
■ 進(jìn)行革命性的創(chuàng )新，以滿(mǎn)足重新使用已有技術(shù)所不能解決的需求。
系列產(chǎn)品組成
基于TSMC 的40-nm 工藝， Altera 采用了相同的成熟收發(fā)器體系結構來(lái)開(kāi)發(fā)每一帶有收發(fā)器的FPGA 和ASIC，這種結構非常適合寬帶串行接口應用。在每個(gè)器件中，集成收發(fā)器模塊針對目標應用進(jìn)行了優(yōu)化。
Arria II GX FPGA
Arria® II GX FPGA 滿(mǎn)足了對成本和功耗敏感的應用，在低密度和中密度范圍內提供豐富的特性。最大收發(fā)器數據速率是3.75 Gbps，滿(mǎn)足了GPON、IP DSLAM、遠程射頻前端、廣播和橋接等中等性能應用領(lǐng)域對高速協(xié)議和寬帶的需求。收發(fā)器和I/O 經(jīng)過(guò)優(yōu)化，綜合考慮特性和性能，具有較高的性?xún)r(jià)比。雖然Arria IIGX FPGA 的固定功耗模式不具有可編程功耗技術(shù)的靈活性，但是，它大大降低了靜態(tài)功耗。Arria II GXFPGA 采用可編程預加重和均衡技術(shù)，適合背板應用，并且具有優(yōu)異的信號完整性。由于只有速率較高的背板應用才需要ADCE 和DFE 等功能，為降低成本和功耗，該器件不支持這類(lèi)功能。
Stratix IV GX FPGA
Stratix IV GX FPGA 提供最大的密度，最好的性能以及最低的功耗，收發(fā)器速率高達8.5 Gbps， 48 個(gè)收發(fā)器提高了帶寬，其豐富的功能可支持背板應用和高速協(xié)議。關(guān)鍵應用包括對性能要求較高的無(wú)線(xiàn)基站、40G/100G 應用、高端路由器和橋接應用。其優(yōu)異的信號完整性保證了與PCIe Gen2 和CEI-6 等嚴格協(xié)議的兼容性?？删幊坦募夹g(shù)提高了設計中關(guān)鍵時(shí)序通路的性能，同時(shí)優(yōu)化了性能較低部分的功耗。
HardCopy IV GX ASIC
HardCopy® IV GX ASIC 滿(mǎn)足了對成本和功耗敏感的大批量應用需求。其性能與用作原型開(kāi)發(fā)器件的StratixIV GX FPGA 相當。這種獨特的設計方法基于采用了Quartus II 開(kāi)發(fā)軟件的統一工具包， 實(shí)現了風(fēng)險最低的ASIC，并且集成了6.5-Gbps 收發(fā)器。
Stratix IV GT FPGA
Stratix IV GX FPGA 滿(mǎn)足了40G/100G 應用需求，是需要10G 收發(fā)器功能的最佳解決方案。Stratix IV GTFPGA 具有Stratix IV GX FPGA 的密度、特性和性能優(yōu)勢，同時(shí)集成了11.3-Gbps 收發(fā)器。這樣，可以實(shí)現MAC/ 成幀器、數據包處理和流量管理功能的最佳系統集成，并且具有可編程架構的產(chǎn)品及時(shí)面市優(yōu)勢。需要很大帶寬的橋接應用也能夠受益于這些器件。Stratix IV GT 器件可以直接連接至光模塊，從而總體上實(shí)現了最低的系統成本和系統功能，大大降低了電路板復雜度。
通用IP 系列產(chǎn)品和開(kāi)發(fā)環(huán)境
所有Altera 定制邏輯器件都具有效能優(yōu)勢，包括統一全面的設計軟件，一組通用IP 內核，并提供各種參考設計和設計實(shí)例。
系列產(chǎn)品規范
本節對比收發(fā)器系列產(chǎn)品的關(guān)鍵標準技術(shù)規范，表2 突出介紹了通用體系結構組成。所有器件均支持全部
專(zhuān)用組成功能。
表2. Altera 器件的體系結構組成
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注釋?zhuān)?br />(1) 每LE 的ASIC 邏輯門(mén)數量以12 個(gè)進(jìn)行計算；每個(gè)18x18 乘法器5000 個(gè)邏輯門(mén)。
(2) 采用HCell 進(jìn)行構建。
(3) 全雙工對，包括接收和發(fā)送。
表3 在功耗和性能上對比了系列器件。

注釋?zhuān)?br />(1) 低功耗(LP)/ 高性能(HP)
(2) 支持-2 內核和-3 I/O 速率等級。支持PCIe Gen1 和Gen2 x8。
(3) 未定的特性
M144K 0 16C64 16C64 22C64
M9K 87C950 462C1,280 462C1,280 936C1,280
MLAB 存儲器0.2MC3.2M 0.8MC6.5M 0C1.625M (2) 2.8MC6.4M
DSP 模塊56C736 384C1288 0C1,288 (2) 832C1,288
模擬PLL 4C6 3C12 2C8 8C12
I/O 150C610 368C904 368C736 636C754
真LVDS (3) 32C144 28C98 28C88 44
仿真LVDS TBD 128C256 128C256 192C256
收發(fā)器4C16 8C48 8C36 36C48
抗SEU 是是是是
設計安全性是是硬線(xiàn)連接是
表3. Altera 器件功耗和性能
功耗和性能Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
可編程功耗技術(shù)(1) 僅LP LP/HP 不需要LP/HP
性能
速率等級-4, -5, -6 -2/-2x (2), -3, -4 N/A -1, -2, -3
時(shí)鐘500 MHz 600 MHz 600 MHz 600 MHz
DSP 350 MHz 550 MHz 495 MHz 550 MHz
內部存儲器390 MHz 550 MHz 500 MHz 550 MHz
LVDS
I/O 1 Gbps 1.6 Gbps 1.25 Gbps 1.6 Gbps
DPA 是是是是
存儲器
DDR 200 MHz 200 MHz 200 MHz 200 MHz
DDR2 300 MHz 400 MHz 400 MHz 400 MHz
DDR3 300 MHz 533 MHz 533 MHz (3) 533 MHz
QDRII 250 MHz 350 MHz 350 MHz 350 MHz
QDRII+ TBD 350 MHz 350 MHz 350 MHz
RLDRAMII TBD 400 MHz 400 MHz 400 MHz
表2. Altera 器件的體系結構組成
組成Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實(shí)現創(chuàng )新設計Altera 公司
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表4 主要介紹了高速收發(fā)器特性和性能。

注釋?zhuān)?br />(1) 初步數據，有可能會(huì )改變。
(2) 0°C - 100°C
表5 列出了每一產(chǎn)品系列支持的協(xié)議和數據速率。

表4. Altera 的高速收發(fā)器特性和性能
特性Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT (1)
3G 收發(fā)器4C16 8C48 8C36 36C48
6G 收發(fā)器N/A 8C48 8C36 36C48
8.5G 收發(fā)器N/A 0C32 N/A 24C32
10G 收發(fā)器N/A N/A N/A 12C24
收發(fā)器總數4C16 8C48 8C36 36C48
最大數據速率(Gbps)
商用3.75 8.5 6.5+ 11.3
工業(yè)3.125 6.5 6.5 11.3 (2)
面向PCIe 的硬核IP 1 1C4 2 1 (1)
Gen Gen1 Gen1 和Gen2 Gen1 和Gen2 Gen1 和Gen2
通道寬度x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4 (1)
均衡是是是是
預加重是是是是
ADCE N/A 是是是(1)
DFE N/A 是是是(1)
背板是是是是
最大數據速率3.75 Gbps 6.5 Gbps 6.5 Gbps 6.5 Gbps
表5. Altera 的高速協(xié)議和數據速率( 每通道Gbps)
協(xié)議Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
3G SDI 2.97 2.97 2.97 2.97
SDI SD/HD 0.27/1.485 0.27/1.485 0.27/1.485 -
ASI 0.27 0.27 0.27 -
基本( 專(zhuān)用) 0.6-3.75 0.6-8.5 0.6C6.5 2.488C11.3(1)
CEI-6G/SR/LR - 4.976C6.375 4.976C6.375 4.976C6.375
CPRI 0.6144, 1.2288, 2.4576,
3.072
0.6144, 1.2288, 2.4576,
3.072
0.6144, 1.2288, 2.4576,
3.072
3.072
10G 以太網(wǎng)(XAUI) 3.125 3.125 3.125 3.125
10G 以太網(wǎng)(XFI, SFI) - - - 10.3125
40G,100G 以太網(wǎng)- - - 10.3125
GbE 1.25 1.25 1.25 1.25( 基于LVDS)
光纖通道- 1.0625, 2.125, 4.25, 8.5 1.0625, 2.125, 4.25 4.25, 8.5, 10.51875(2)
GPON 1.244 上行鏈路，
2.488 下行鏈路
1.244 上行鏈路，
2.488 下行鏈路
1.244 上行鏈路，
2.488 下行鏈路
2.488 下行鏈路
G.709 OTU-2 - - - 10.7
支持FEC 的OTN 10GbE - - - 11.1,11.3
HiGig+ 3.75 3.75 3.75 3.75
HyperTransport 3.0 - 0.4, 2.4, 2.8, 3.2 0.4, 2.4, 2.8, 3.2 2.8, 3.2
Altera 公司 采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實(shí)現創(chuàng )新設計
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注釋?zhuān)?br />(1) 10G 基本( 專(zhuān)用)
(2) 10G 光纖通道
(3) 包括SFI-4.2 和SFI-5.1
(4) 10G SONET/SDH OC-192/STM-64
結論
提高帶寬和數據速率需要更多、更快的收發(fā)器。各種標準、優(yōu)異的背板信號完整性和協(xié)議要求推動(dòng)了數字器件的收發(fā)器創(chuàng )新發(fā)展。為滿(mǎn)足不同市場(chǎng)和應用的各類(lèi)需求，數字器件必須在密度和特性上達到最佳組合，同時(shí)滿(mǎn)足性能、功耗和成本目標。Altera 的40-nm 收發(fā)器FPGA 和ASIC 技術(shù)創(chuàng )新以及重新使用已有技術(shù)滿(mǎn)足了這些需求，提供了最全面的收發(fā)器定制邏輯系列產(chǎn)品。
采用了相同的成熟收發(fā)器體系結構來(lái)開(kāi)發(fā)Altera 所有的40-nm 收發(fā)器FPGA 和ASIC，這種體系結構適合寬帶串行接口應用。在每一器件中，針對目標應用優(yōu)化了集成收發(fā)器模塊。Arria II GX FPGA 是低功耗、高性?xún)r(jià)比FPGA 系列，大大簡(jiǎn)化了3.75-Gbps 收發(fā)器解決方案的實(shí)現。Stratix IV GX FPGA 是高性能器件，具有530K LE 和高級收發(fā)器，提供較大的存儲器帶寬。Stratix IV GT FPGA 是唯一集成了11.3-Gbps 收發(fā)器的FPGA，適合40G 和100G 應用。HardCopy IV GX ASIC 是封裝和引腳與Stratix IV GX FPGA 相匹配的ASIC，有助于降低帶有嵌入式收發(fā)器ASIC 設計的風(fēng)險和總成本。此外，所有Altera 的定制邏輯器件都具有效能優(yōu)勢，包括統一全面的設計軟件，一組通用知識產(chǎn)權(IP) 內核，并提供各種參考設計和設計實(shí)例。

表5. Altera 的高速協(xié)議和數據速率( 每通道Gbps)

協(xié)議Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
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版權 2009 Altera 公司。保留所有版權。Altera、可編程解決方案公司、程式化Altera 標識、專(zhuān)用器件名稱(chēng)和所有其他專(zhuān)有商標或者服務(wù)標記，除非特別聲明，均為Altera 公司在美國和其他國家的商標和服務(wù)標記。所有其他產(chǎn)品或者服務(wù)名稱(chēng)的所有權屬于其各自持有人。Altera 產(chǎn)品受美國和其他國家多種專(zhuān)利、未決應用、掩模著(zhù)作權和版權的保護。Altera 保證當前規范下的半導體產(chǎn)品性能與Altera 標準質(zhì)保一致，但是保留對產(chǎn)品和服務(wù)在沒(méi)有事先通知時(shí)的變更權利。除非與Altera 公司的書(shū)面條款完全一致，否則Altera 不承擔由使用或者應用此處所述信息、產(chǎn)品或者服務(wù)導致的責任。Altera 建議客戶(hù)在決定購買(mǎi)產(chǎn)品或者服務(wù)，以及確信任何公開(kāi)信息之前，閱讀Altera 最新版的器件規范說(shuō)明。
101 Innovation Drive
San Jose, CA 95134

詳細信息
致謝
■ Bernhard Friebe，產(chǎn)品營(yíng)銷(xiāo)經(jīng)理， Altera 公司。
■ Rishi Chugh，產(chǎn)品營(yíng)銷(xiāo)經(jīng)理，低成本FPGA， Altera 公司。
■ Kevin Cackovic，戰略營(yíng)銷(xiāo)高級經(jīng)理，通信業(yè)務(wù)部， Altera 公司。
■ Martin Lee，戰略營(yíng)銷(xiāo)高級經(jīng)理，通信業(yè)務(wù)部， Altera 公司。
■ Martin Won，技術(shù)組資深成員，產(chǎn)品營(yíng)銷(xiāo)， Altera 公司。
■ Mike Peng Li，博士，首席設計師/ 高級工程師，產(chǎn)品工程， Altera 公司。
■ Sergey Shumarayev，工程主管，模擬設計組， Altera 公司。