FPGA illj控專(zhuān)用芯片的VHDL程序設計

根據本系統的設計要求，步迸頻率要求設雹為100 KHZ，因此要求R分頻器采用 128分頻，即將RA0、RA1、RA2分別設置為0、1、0。在本設計中，因為fd直接輸入fin，麗且步進(jìn)是100 kHz，所以分頻系數不會(huì )出現小數，故可將A5~A0直接置o.因此，要控制MC145152，只需控制MC145152的NO～N9即可。這時(shí)，還應將雙模分頻器淘邏輯控制(CONTROL LOGIC)端MC設置為1。

16.2.3 FPGA illj控專(zhuān)用芯片的VHDL程序設計

根據系統的總體設計方案，FPGA測控專(zhuān)用芯片的輸入信號有：FIN—被鍘頻率信號輸入端：CLK——200 Hz.基準信號輸入端;EN——ADDSUB的控制信號端口，在EN 的上升沿，ADDSUB可加載到FPGA：ADDSUB「1..0]——對MC145152的控制輸入，當其為“00”時(shí)，將發(fā)射頻率設定在25 MHz，當其為“01”時(shí)，每按一次升頻鍵，發(fā)射頻率以100 kHz增加，當其為“10”時(shí)，每按一次降頻鍵，發(fā)射頻率以too kHz W低，當其為“11”時(shí)，對FPGA不起作用：SEL[1..0]——輸出選擇，當其分別為“00`“Dl`“10. Id II”時(shí)，輸瑚為頻率計數器的第0～7位、第8～15位、第16～23位、第IF～23位。輸出信號有：CIR[9..0]—△MC145152控制信號輸出口;DATA[7..0] FPGA到攀片機的數據輸出冂，與單片機的PO口相連，由SEL[1..0]控制輸出fi[dg容。其應實(shí)現的功能就是負責赭ffi;J MC145152和實(shí)時(shí)測量壓控振蕩器輸出信號的頻率。

根據系統應實(shí)現的功能要求，FPGA測控專(zhuān)用芯片可分為兩個(gè)相對獨立的模塊，一個(gè)模塊負責控制MC145152，一個(gè)模塊負責實(shí)時(shí)測量壓控振蕩器輸出信號的頻率。

壓控振蕩器輸出信號頻率的實(shí)時(shí)測量可按如下原理設計：系統上電時(shí)，FPGA輸出250(二進(jìn)制代碼)至MC145152，該數值為振蕩器頻率的基值;當接收到單片機的升頻步進(jìn)信號后，內部信號“CONTROL”加1，送給MC 145152;同理，收到降頻步進(jìn)信號后，內部信號“CONTROL”減1，送給MC145152，這樣就完成了對振蕩器鎖定頻率的調節。而壓控振蕩器輸出信號頻率的實(shí)時(shí)測量可按如下原理設計：由于本系統所測頻率范圍集中在高頻，因此可利用測定單位時(shí)間內信號周期性重復的次數來(lái)測定頻率，并且即便測的時(shí)間較短，測試精度仍然較高。在實(shí)際設計時(shí)，可將200 Hz的基準信號分頻成50 Hz，每個(gè)周期測頻一次，到50 Hz頻率與200 Hz頻率同時(shí)是負脈沖的時(shí)候清零，其余時(shí)間計數，但只將正脈沖期間的計數值鎖存，保證先鎖存數據，再清零，定時(shí)時(shí)間為0.01 s。單片機讀出送出顯示時(shí)，做了相應的小數點(diǎn)處理，如單片機讀到的數為“123456”，則顯示成“12.3456”，單位即為M。

根據以上設計思想，FPGA測控專(zhuān)用芯片可設計成五個(gè)模塊，它們分別是：鎖相環(huán)MC145152控制模塊SXHKZ、測控信號發(fā)生模塊CKXH、頻率測量模塊PLCS、數據鎖存模塊SJSC和輸出選擇模塊SCXZ，整個(gè)系統組成框圖如圖1 所示。其中測控信號發(fā)生模塊CKXH的作用是：將輸入的200 Hz頻率分頻成兩種互為反相的、頻率為50 Hz的測控信號CLKIN和LOAD;頻率測量模塊PLCS的作用是：在設定時(shí)間里，進(jìn)行頻率的計數和清零：數據鎖存模塊SJSC的作用是：在LOAD的上升沿將頻率的計數數值輸出鎖存，在CLKIN的第50個(gè)上升沿時(shí)將待顯示的數值輸出鎖存，亦即測試的頻率數據刷新頻率為50 Hz，刷新時(shí)間為O.02S，顯示的數據刷新頻率為2 Hz，刷新時(shí)間為0.5S。

因為每0.02S數值就刷新一次，顯示時(shí)刷新較快，人眼不易觀(guān)察，所以將計數值隔500 ms鎖存一次，再送出去，由單片機讀出顯示。