Verilog的語(yǔ)言要素有哪些？

time time_id1, time_id2, . . . ,time_idN [ msb:1sb];

msb和lsb是表明范圍界限的常量表達式。如果未定義界限，每個(gè)標識符存儲一個(gè)至少64位的時(shí)間值。時(shí)間類(lèi)型的寄存器只存儲無(wú)符號數。例如:

time Events [0:31]; //時(shí)間值數組。

time CurrTime; //CurrTime 存儲一個(gè)時(shí)間值。

5. real和realtime類(lèi)型

實(shí)數寄存器(或實(shí)數時(shí)間寄存器)使用如下方式說(shuō)明：

//實(shí)數說(shuō)明：

real real_reg1, real_reg2, . . ., real_regN;

//實(shí)數時(shí)間說(shuō)明：

realtime realtime_reg1, realtime_reg2, . . . ,realtime_regN;

realtime與real類(lèi)型完全相同。例如:

real Swing, Top;

realtime CurrTime;

real說(shuō)明的變量的缺省值為0。不允許對real聲明值域、位界限或字節界限。

當將值x和z賦予real類(lèi)型寄存器時(shí)，這些值作0處理。

real RamCnt;

. . .

RamCnt = 'b01x1Z;

RamCnt在賦值后的值為'b01010。

3.8 參數

參數是一個(gè)常量。參數經(jīng)常用于定義時(shí)延和變量的寬度。使用參數說(shuō)明的參數只被賦值一次。參數說(shuō)明形式如下：

parameter param1 = const_expr1, param2 = const_expr2, . . . ,

paramN = const_exprN;

下面為具體實(shí)例：

parameter LINELENGTH = 132, ALL_X_S = 16'bx;

parameter BIT = 1, BYTE = 8, PI = 3.14;

parameter STROBE_DELAY = ( BYTE + BIT) / 2;

parameter TQ_FILE = /home/bhasker/TEST/add.tq;

參數值也可以在編譯時(shí)被改變。改變參數值可以使用參數定義語(yǔ)句或通過(guò)在模塊初始化語(yǔ)句中定義參數值(這兩種機制將在第9章中詳細講解)。