基于PADS軟件對高速電路的設計與實(shí)現

電子技術(shù)的飛速發(fā)展變化給板級設計帶來(lái)許多新問(wèn)題和新挑戰。首先，由于高密度引腳及引腳尺寸日趨物理極限，導致電路極低的布通率;其次，由于系統時(shí)鐘頻率的提高，引起的時(shí)序及信號完整性問(wèn)題;高速數字電路(即高時(shí)鐘頻率及快速邊沿速率)的設計將成為主流。

PADS(PeroonaI Automated Design Systems，個(gè)人自動(dòng)設計系統)Logic9.0是一個(gè)功能強大、多頁(yè)的原理圖設計輸入工具，具有在每頁(yè)進(jìn)行快速存取、在線(xiàn)元件編輯、庫管理方便簡(jiǎn)潔等特點(diǎn)，所有這些都為PADS Layout提供了高效的電路板設計環(huán)境，提高了由原理圖設計鏈接到PCB制版的轉化效率。PADS Layout9.0是一個(gè)復雜的、高速印制電路板設計軟件。它具有快速交互布線(xiàn)編輯器(FIRE).它的這一功能在眾多的交互布線(xiàn)模式中獨樹(shù)一幟，由于FIRE采用強大功能的算法，布線(xiàn)完成后很少需要用戶(hù)修改調整，可以使用戶(hù)在布線(xiàn)時(shí)節省大量時(shí)間，提高效率。對表貼元件等細小焊盤(pán)間距、對高速布線(xiàn)的約束條件設定、對圖形用戶(hù)界面的定制等方面功能，PADS Layout9.0軟件都是無(wú)可挑剔的。由于PADS Logic9.0和PADS Layout9.0兩軟件運行速度快，加之功能強大，有些簡(jiǎn)單的操作可以實(shí)現復雜的功能、快捷鍵方便、視窗寬等優(yōu)點(diǎn)。

PADS軟件好用，易上手，是現在市場(chǎng)上使用范圍最廣的一款EDA軟件，適合大多數中小型企業(yè)的需求;而且高端軟件(如Cadence allegro)能實(shí)現的功能PADS軟件也都能實(shí)現。經(jīng)過(guò)對多年的EDA設計經(jīng)驗的總結，我認為利用PADS軟件中的差分和等長(cháng)走線(xiàn)等功能實(shí)現高速電路布線(xiàn)是一個(gè)很好的選擇。下面，就以Hi3511器件組合為例進(jìn)行具體介紹。

1 板層結構設計

板層的結構是決定系統的EMC性能一個(gè)很重要的因素。一個(gè)好的板層結構對抑制PCB中輻射起到良好的效果?，F在常見(jiàn)的高速電路系統中大多采用多層板而不是單面板和雙面板，板層結構的設計應注意以下幾個(gè)方面：

1)一個(gè)信號層應該和一個(gè)敷銅層相鄰。

2)信號層應該和臨近的敷銅層緊密耦合(即信號層和臨近敷銅層之間的介質(zhì)厚度很小)。

3)電源敷銅和地敷銅應該緊密耦。

4)系統中的高速信號應該在內層且在兩個(gè)敷銅之間，這樣兩個(gè)敷銅可以為這些高速信號提供屏蔽作用且將這些信號的輻射限制在兩個(gè)敷銅區域。

5)多個(gè)地敷銅層可以有效的減小PCB板的阻抗，減小共模EMI。

要滿(mǎn)足以上要求，推薦使用8層板的設計，其層疊結構如下：

①TOP層：信號層(器件層)

②第二層：地平面層

③第三層：信號層

④第四層：地平面層

⑤第五層：電源平面層

⑥第六層：信號層

⑦第七層：地平面層

⑧BOTTOM層：信號層(器件層)

但考慮到成本因素，我們將Hi3511模塊電路的板層定義為6層，其層疊結構如圖1所示。

圖1 板層結構

2 元器件的布局

元器件布局是制作PCB的重要環(huán)節，布局是否合理直接影響電路的性能，在布局時(shí)應注意以下幾個(gè)方面：

1)先確定與結構關(guān)系密切的元件位置，如定位孔、連接器等。

2)遵照“先大后小，先難后易”的布局原則，先擺放核心器件或者是較的的器件，再以其為中心擺放周?chē)碾娐吩骷?。例：先確定Hi3511的放置位置，再將其周?chē)脑骷措娐逢P(guān)系擺放的合適位置。

3)布局時(shí)應將高電壓、大電流信號與低電壓、小電流信號分開(kāi);數字信號與模擬信號分開(kāi);高頻信號與低頻信號分開(kāi)。

4)接口芯片盡量靠近變壓器或連接器。

5)時(shí)鐘電路連線(xiàn)盡量短，并遠離敏感電路。

6)濾波電容放置距離電源管腳越近越好。例：DDR2 SDRAM的每一個(gè)電源管腳旁邊都加了至少一個(gè)去耦電容，如圖2所示。

圖2 去耦電容排列

7)源端的串聯(lián)端接盡量靠近源端放置，并行端接盡量靠近接收端。例：如圖3所示是Hi3511與DDR2_CLKOP、DDR2_CLKON的端接匹配結構，由圖可知，33Ω的串聯(lián)匹配應該盡量靠近Hi3511端而100Ω的并聯(lián)差分匹配電阻應盡量靠近DDR2端。

圖3 Hi3511與DDR2_CLKOP，DDR2_CLKON的端接匹配結構

3 布線(xiàn)

PCB布線(xiàn)是EDA設計的重要環(huán)節，是系統能否正常有效工作的關(guān)鍵因素。下面簡(jiǎn)單介紹一下PCB布線(xiàn)中要注意的一些問(wèn)題。

1)阻抗控制

阻抗控制的PCB板是指PCB板上所有網(wǎng)絡(luò )的阻抗都控制在一定的范圍以?xún)?，?0～75Ω。

在Hi3511模塊中，希望我們把走線(xiàn)的特性阻抗控制在50Ω，差分走線(xiàn)的特性阻抗控制在100Ω，通過(guò)對疊層的分析，在PADS軟件中將普通走線(xiàn)線(xiàn)寬定義在5mil，最小間距為5mil，單獨定義幾個(gè)差分對走線(xiàn)寬度為4mil，間距10mil，這樣畫(huà)出的PCB圖基本能滿(mǎn)足阻抗控制要求。

2)走線(xiàn)間距的大小。一般常用到的間距為兩倍線(xiàn)寬?？梢酝高^(guò)仿真來(lái)知道走線(xiàn)間距對時(shí)序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。

3)走線(xiàn)的規則設定等級

①在PADS軟件中可以對不同的走線(xiàn)進(jìn)行不同的規則設置。如普通信號線(xiàn)我們進(jìn)行常規設置，如圖4所示，只規定線(xiàn)寬間距等。在布線(xiàn)過(guò)程中也主要遵循一般的原則就好。如：走線(xiàn)盡量短，盡量走直線(xiàn)或135°角的折線(xiàn)，電源和地引線(xiàn)盡量短、盡量粗等。

圖4 走線(xiàn)的規則設定

②可以將需要等長(cháng)走線(xiàn)的網(wǎng)絡(luò )先進(jìn)行分組，在布線(xiàn)過(guò)程中，應采用分組布線(xiàn)的方法。先連通一組中的每一個(gè)網(wǎng)絡(luò )，然后查詢(xún)網(wǎng)絡(luò )的長(cháng)度，從中找到最長(cháng)的一個(gè)作為參考，定義本組網(wǎng)絡(luò )的長(cháng)度，如圖5所示。本組中其余網(wǎng)絡(luò )進(jìn)行蛇行走線(xiàn)，并調整其長(cháng)度，以達到規定要求。

圖5 等長(cháng)走線(xiàn)的設置

③對于差分信號，應盡量不打孔走在靠近地平面的內層，并需要單獨設定線(xiàn)寬和間距，如圖6所示。在走線(xiàn)的時(shí)候要注意盡量短，且兩根線(xiàn)要嚴格等長(cháng)。

圖6 差分信號設置

4)布線(xiàn)步驟

①先布地線(xiàn)(電源線(xiàn))：我們可以從元器件的接地(電源)管腳直接引線(xiàn)出來(lái)就近打孔和地(電源)層相連，并且連線(xiàn)盡可能的短且粗。

②綜合信號的優(yōu)先級別(如時(shí)鐘信號、差分線(xiàn)、等長(cháng)線(xiàn)等)和布線(xiàn)密度情況選擇選擇布線(xiàn)的優(yōu)先順序。再按相應的規則進(jìn)行布線(xiàn)。

如在Hi3511模塊中，連線(xiàn)最多，要求最復雜的就是與DDR2 SDRAM之間的連接，硬件設計指南中建議將數據信號、地址信號、控制信號、時(shí)鐘信號等所有線(xiàn)的長(cháng)度相等，則效果達到最優(yōu)，偏差范圍為±50mil.并建議時(shí)鐘信號的走線(xiàn)長(cháng)度小于4.5英寸。我們將數據信號、地址信號、控制信號、時(shí)鐘信號分成不同的組，進(jìn)行分組布線(xiàn)。從布局圖中我們可以看出數據信號是所有信號線(xiàn)中路徑最長(cháng)的。故此，我們先對數據信號進(jìn)行布線(xiàn)，采用蛇行走線(xiàn)使數據線(xiàn)達到等長(cháng)，其走線(xiàn)偏差控制在20mil中。經(jīng)測量數據信號網(wǎng)絡(luò )的實(shí)際布線(xiàn)長(cháng)度為3430±20mil，滿(mǎn)足時(shí)鐘信號的走線(xiàn)長(cháng)度的要求，故將此長(cháng)度作為地址信號、控制信號、時(shí)鐘信號等線(xiàn)的長(cháng)度依據，將其它信號進(jìn)行分組蛇行走線(xiàn)，以滿(mǎn)足長(cháng)度要求。在這里還要注意每組信號線(xiàn)與其他走線(xiàn)之間的間距要大于20mil。時(shí)鐘等重要信號要盡量走到第三層，并用地進(jìn)行隔離。布線(xiàn)結果如圖7所示。

圖7 布線(xiàn)結果

4 電源分割

現在系統的工作電源多為多個(gè)電源，那么在實(shí)際的操作中就需要研究電源層的分割問(wèn)題。

1)電源分割過(guò)程中即要保證同一組電源包圍在一起又要注意不要跨信號線(xiàn)進(jìn)行分割。即要保證信號有良好的回流路徑。

2)電源層比地層內縮20H，H為電源層與地層之間的距離。

5 結論

通過(guò)對Hi3511模塊的PCB設計實(shí)踐，充分說(shuō)明了，只要我們掌握了高速電路設計的基本規則和技巧，結合PADS軟件對布局布線(xiàn)進(jìn)行的各種規則約定，并使用差分和等長(cháng)走線(xiàn)等各種強大的功能，進(jìn)行高速電路設計是一個(gè)很好的選擇。