深度解析SOC 中ADC 測試技術(shù)

ADC靜態(tài)測試的方法已研究多年，國際上已有標準的測試方法，但靜態(tài)測試不能反映ADC的動(dòng)態(tài)特性，因此有必要研究動(dòng)態(tài)測試方法?動(dòng)態(tài)特性包括很多，如信噪比(SNR)?信號與噪聲+失真之比(SINAD)?總諧波失真(THD)?無(wú)雜散動(dòng)態(tài)范圍(SFDR)?雙音互調失真(TMD)等?本文討論了利用數字方法對ADC的信噪比進(jìn)行測試，計算出有效位數，并通過(guò)測試證明了提高采樣頻率能改善SNR，相當于提高了ADC的有效位數?在本系統中使用了AD9224，它是12bit?40MSPS?單5V供電的流水線(xiàn)型低功耗ADC?

1.SOC 測試的復雜性

隨著(zhù)設計與制造技術(shù)的發(fā)展，集成電路設計從晶體管的集成發(fā)展到邏輯門(mén)的 集成，現在又發(fā)展到IP 的集成。近年來(lái)已發(fā)展到系統級芯片階段，SOC 設計技 術(shù)成為設計的熱點(diǎn)之一。SOC 的設計模式不同于以往大規模集成電路的垂直設計 模式。它的設計模式是水平的，也就是SOC 集成商選擇不同廠(chǎng)商提供的IP 核來(lái) 構建芯片系統。這種水平設計模式一方面縮短了SOC 設計周期，另一方面卻使 SOC 測試面臨巨大挑戰。IP 核的多樣性帶來(lái)測試的復雜性，就IP 核的設計形式 而言，有軟核、固核、硬核三種;就電路類(lèi)型而言，有數字邏輯核、存儲器核、 模擬/混合核;就功能而言，有處理器核、DSP 核、多媒體核等;就電路可測試 性設計方法而言，有內建自測試(Built-in-Self-Test，BIST)，掃描測試、邊 界掃描測試、測試點(diǎn)插入等;就時(shí)鐘而言，有處理器核和DSP 核等需要高頻時(shí)鐘 的IP 核，也有外設控制器等只需要低頻時(shí)鐘的IP 核。SOC 的測試必須考慮對多 樣性的支持。測試資源是有限的，外部測試設備所能提供的測試通道數，ATE (Automac Test Equipment)的測試通道深度和測試時(shí)間以及模擬測試部件都 是“稀缺資源”。因而SOC 的測試必須考慮所有與此有關(guān)的細節。

2.基于IP 核的SOC 中ADC 的測試技術(shù)

2.1 模擬/混合電路的IP 核測試

模擬/混合電路核的測試技術(shù)還很不成熟，在數字邏輯電路中廣泛應用的測 試向量自動(dòng)生成技術(shù)(Automac Test Pattern Generaon， ATPG)不能簡(jiǎn)單 移植應用于模擬電路。這是因為：第一，模擬電路波形的時(shí)間和取值都是連續的， 電路功能依賴(lài)于電路拓撲結構和元件的參數值，電路參數動(dòng)態(tài)范圍大，難以建立 故障模型;第二，模擬信號是連續量，無(wú)論是從原始輸入傳遞測試激勵，還是從 被測電路傳出測試響應，在傳輸過(guò)程中，這些值都有可能被改變;第三，同樣由 于模擬信號的連續性，測量誤差容易導致誤判。為了提高電路的可測性，為了提 高電路的可測性，常采用三種技術(shù)：第一，功能結構重組，此方法是利用電路的 功能結構經(jīng)過(guò)重組而與正常工作模式不同，利用輸出信號判別電路是否發(fā)生錯 誤。典型的方法為晶振測試，即產(chǎn)生某種頻率的振蕩信號，故障電路會(huì )改變此振 蕩信號的頻率，通過(guò)監測信號頻率的變化，觀(guān)測到錯誤。第二，插入測試點(diǎn)，例 如在電路中增加電流傳感器，有錯誤的電路會(huì )改變電流大小，從而觀(guān)測到錯誤。 第三，進(jìn)行數模/模數轉換，即在芯片設計中加入模數轉換器和數模轉換器，把 待測電路的模擬輸出信號變成數字信號，把待測電路的數字輸入信號變成模擬信 號，從而實(shí)現激勵和響應的傳播。

2.2 ADC 的測試方法

2.2.1 測試適配器設計技術(shù)

測試適配器是芯片與測試機連接的關(guān)鍵，在設計中特別注意布局布線(xiàn)的方 法，盡可能的減小噪聲的引入：ADC 界于模擬電路和數字電路之間，且通常被劃 歸為模擬電路，為減小數字電路的干擾，在芯片內部都將模擬電路和數字電路分 開(kāi)布局;進(jìn)行測試時(shí)為減小信號線(xiàn)上的分布電阻、電容和電感，盡量縮短導線(xiàn)長(cháng) 度和增大導線(xiàn)之間的距離;為減小電源線(xiàn)和地線(xiàn)的阻抗，盡量增大電源線(xiàn)和地線(xiàn) 的寬度，或采用電源平面、地平面。同樣的，模擬電路的接地層，也要和數字電 路的接地層分開(kāi)，并考慮阻抗匹配，如果是差分輸入，要考慮差分對的布線(xiàn)方法， 這樣測試出ADC 的動(dòng)態(tài)參數和靜態(tài)參數才比較理想。

2.2.2 測試實(shí)例

2.2.2.1 器件特性

本文測試芯片為一款帶有一個(gè)10bit 高速AD 轉換器模塊的SOC 芯片，其中 ADC 模塊的特征描述如下：

1) 電源4 組，模擬電源1，2(3.3V，1.8V)。

2) 具有一對差分輸入，共模電壓為1.5V，Vp-p 為1V。

3) 數字時(shí)鐘頻率50MHZ，采樣頻率25MHZ，輸入波頻率2MHZ～36MHZ。

此ADC 的測試，選用Agilent 的SOC 93000 測試系統。由于芯片有一對差分 輸入，共模電壓為1.5 V，Vp-p 為1V， 這意味著(zhù)模擬輸入電壓范圍是1～2V。 這樣模擬輸入精度就是：

為了能測試這樣精度的芯片，我們需要輸入更高精度的模擬電壓。此次測 試時(shí)輸入的模擬電壓精度為：

在測試中為了產(chǎn)生如此高精度的模擬電壓信號(電壓精度為200μV 左右)， 使用了roadband High Speed AWG (500MHZ Sample/s 12-bit)測試硬件。AWG 的具體性能指標見(jiàn)表1。