“老司機”十年FPGA從業(yè)經(jīng)驗總結

　　14.組合邏輯的注意事項

　　(1)避免組合邏輯反饋環(huán)路(容易毛刺、振蕩、時(shí)序違規等)。

　　解決:A.牢記任何反饋回路必須包含寄存器;B.檢查綜合、實(shí)現報告的warning信息,發(fā)現反饋回路(combinaTIonal loops)后進(jìn)行相應修改。

　　(2)替換延遲鏈。

　　解決:用倍頻、分頻或者同步計數器完成。

　　(3)替換異步脈沖產(chǎn)生單元(毛刺生成器)。

　　解決:用同步時(shí)序設計脈沖電路。

　　(4)慎用鎖存器。

　　解決方式:

　　A、使用完備的if…else語(yǔ)句;

　　B、檢查設計中是否含有組合邏輯反饋環(huán)路;

　　C、對每個(gè)輸入條件,設計輸出操作,對case語(yǔ)句設置default 操作。特別是在狀態(tài)機設計中,最好有一個(gè)default的狀態(tài)轉移,而且每個(gè)狀態(tài)最好也有一個(gè)default的操作。

　　D、如果使用case語(yǔ)句時(shí),特別是在設計狀態(tài)機時(shí),盡量附加綜合約束屬性,綜合為完全條件case語(yǔ)句。

　　小技巧:仔細檢查綜合器的綜合報告,目前大多數的綜合器對所綜合出的latch都會(huì )報“warning”,通過(guò)綜合報告可以較為方便地找出無(wú)意中生成的latch。

　　15.時(shí)鐘設計的注意事項

　　同步時(shí)序電路推薦的時(shí)鐘設計方法:時(shí)鐘經(jīng)全局時(shí)鐘輸入引腳輸入,通過(guò)FPGA內部專(zhuān)用的PLL或DLL進(jìn)行分頻/倍頻、移相等調整與運算,然后經(jīng)FPGA內部全局時(shí)鐘布線(xiàn)資源驅動(dòng)到達芯片內所有寄存器和其他模塊的時(shí)鐘輸入端。

　　FPGA設計者的5項基本功:仿真、綜合、時(shí)序分析、調試、驗證。

　　對于FPGA設計者來(lái)說(shuō),練好這5項基本功,與用好相應的EDA工具是同一過(guò)程,對應關(guān)系如下:

　　仿真:Modelsim, Quartus II(Simulator Tool)

　　2. 綜合:Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

　　3. 時(shí)序:Quartus II (TImeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)

　　4. 調試:Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

　　5. 驗證:Modelsim, Quartus II(Test Bench Template Writer)

　　掌握HDL語(yǔ)言雖然不是FPGA設計的全部,但是HDL語(yǔ)言對FPGA設計的影響貫穿于整個(gè)FPGA設計流程中,與FPGA設計的5項基本功是相輔相成的。

　　對于FPGA設計者來(lái)說(shuō),用好“HDL語(yǔ)言的可綜合子集”可以完成FPGA設計50%的工作——設計編碼。

　　練好仿真、綜合、時(shí)序分析這3項基本功,對于學(xué)習“HDL語(yǔ)言的可綜合子集”有如下幫助:

　　通過(guò)仿真,可以觀(guān)察HDL語(yǔ)言在FPGA中的邏輯行為。

　　通過(guò)綜合,可以觀(guān)察HDL語(yǔ)言在FPGA中的物理實(shí)現形式。

　　通過(guò)時(shí)序分析,可以分析HDL語(yǔ)言在FPGA中的物理實(shí)現特性。

　　對于FPGA設計者來(lái)說(shuō),用好“HDL語(yǔ)言的驗證子集”,可以完成FPGA設計另外50%的工作——調試驗證。

　　搭建驗證環(huán)境,通過(guò)仿真的手段可以檢驗FPGA設計的正確性。

　　2.全面的仿真驗證可以減少FPGA硬件調試的工作量。

　　3.把硬件調試與仿真驗證方法結合起來(lái),用調試解決仿真未驗證的問(wèn)題,用仿真保證已經(jīng)解決的問(wèn)題不在調試中再現,可以建立一個(gè)回歸驗證流程,有助于FPGA設計項目的維護。

　　FPGA 設計者的這5項基本功不是孤立的,必須結合使用,才能完成一個(gè)完整的FPGA設計流程。反過(guò)來(lái)說(shuō),通過(guò)完成一個(gè)完整的設計流程,才能最有效地練習這5項基本功。對這5項基本功有了初步認識,就可以逐個(gè)深入學(xué)習一些,然后把學(xué)到的知識再次用于完整的設計流程。如此反復,就可以逐步提高設計水平。采用這樣的循序漸進(jìn)、螺旋式上升的方法,只要通過(guò)培訓入了門(mén),就可以自學(xué)自練,自我提高。

　　市面上出售的有關(guān)FPGA設計的書(shū)籍為了保證結構的完整性,對 FPGA設計的每一個(gè)方面分開(kāi)介紹,每一方面雖然深入,但是由于缺少其他相關(guān)方面的支持,讀者很難付諸實(shí)踐,只有通讀完全書(shū)才能對FPGA設計獲得一個(gè)整體的認識。這樣的書(shū)籍,作為工程培訓指導書(shū)不行,可以作為某一個(gè)方面進(jìn)階的參考書(shū)。

　　對于新入職的員工來(lái)說(shuō),他們往往對FPGA的整體設計流程有了初步認識,5項基本功的某幾個(gè)方面可能很扎實(shí)。但是由于某個(gè)或某幾個(gè)方面能力的欠缺,限制了他們獨自完成整個(gè)設計流程的能力。入職培訓的目的就是幫助他們掌握整體設計流程,培養自我獲取信息的能力,通過(guò)幾個(gè)設計流程來(lái)回的訓練,形成自我促進(jìn)、自我發(fā)展的良性循環(huán)。在這一過(guò)程中,隨著(zhù)對工作涉及的知識的廣度和深度的認識逐步清晰,新員工的自信心也會(huì )逐步增強,對個(gè)人的發(fā)展方向也會(huì )逐步明確,才能積極主動(dòng)地參與到工程項目中來(lái)。

　　最后總結幾點(diǎn):

　　1)看代碼,建模型

　　只有在腦海中建立了一個(gè)個(gè)邏輯模型,理解FPGA內部邏輯結構實(shí)現的基礎,才能明白為什么寫(xiě)Verilog和寫(xiě)C整體思路是不一樣的,才能理解順序執行語(yǔ)言和并行執行語(yǔ)言的設計方法上的差異。在看到一段簡(jiǎn)單程序的時(shí)候應該想到是什么樣的功能電路。

　　2)用數學(xué)思維來(lái)簡(jiǎn)化設計邏輯

　　學(xué)習FPGA不僅邏輯思維很重要,好的數學(xué)思維也能讓你的設計化繁為簡(jiǎn),所以啊,那些看見(jiàn)高數就頭疼的童鞋需要重視一下這門(mén)課哦。舉個(gè)簡(jiǎn)單的例子,比如有兩個(gè)32bit的數據X[31:0]與Y[31:0]相乘。當然,無(wú)論Altera還是Xilinx都有現成的乘法器IP核可以調用,這也是最簡(jiǎn)單的方法,但是兩個(gè)32bit的乘法器將耗費大量的資源。那么有沒(méi)有節省資源,又不太復雜的方式來(lái)實(shí)現呢?我們可以稍做修改:

　　將X[31:0]拆成兩部分X1[15:0]和X2[15:0],令X1[15:0]=X[31:16],X2[15:0]=X[15:0],則X1左移16位后與X2相加可以得到X;同樣將Y[31:0]拆成兩部分Y1[15:0]和Y2[15:0],令 Y1[15:0]=Y[31:16],Y2[15:0]=Y[15:0],則Y1左移16位后與Y2相加可以得到Y;則X與Y的相乘可以轉化為X1和X2 分別與Y1和Y2相乘,這樣一個(gè)32bit*32bit的乘法運算轉換成了四個(gè)16bit*16bit的乘法運算和三個(gè)32bit的加法運算。轉換后的占用資源將會(huì )減少很多,有興趣的童鞋,不妨綜合一下看看,看看兩者差多少。

　　3)時(shí)鐘與觸發(fā)器的關(guān)系

　　“時(shí)鐘是時(shí)序電路的控制者” 這句話(huà)太經(jīng)典了,可以說(shuō)是FPGA設計的圣言。FPGA的設計主要是以時(shí)序電路為主,因為組合邏輯電路再怎么復雜也變不出太多花樣,理解起來(lái)也不沒(méi)太多困難。但是時(shí)序電路就不同了,它的所有動(dòng)作都是在時(shí)鐘一拍一拍的節奏下轉變觸發(fā),可以說(shuō)時(shí)鐘就是整個(gè)電路的控制者,控制不好,電路功能就會(huì )混亂。

　　打個(gè)比方,時(shí)鐘就相當于人體的心臟,它每一次的跳動(dòng)就是觸發(fā)一個(gè) CLK,向身體的各個(gè)器官供血,維持著(zhù)機體的正常運作,每一個(gè)器官體統正常工作少不了組織細胞的構成,那么觸發(fā)器就可以比作基本單元組織細胞。時(shí)序邏輯電路的時(shí)鐘是控制時(shí)序邏輯電路狀態(tài)轉換的“發(fā)動(dòng)機”,沒(méi)有它時(shí)序邏輯電路就不能正常工作,因為時(shí)序邏輯電路主要是利用觸發(fā)器存儲電路的狀態(tài),而觸發(fā)器狀態(tài)變換需要時(shí)鐘的上升或下降沿!由此可見(jiàn)時(shí)鐘在時(shí)序電路中的核心作用!

　　最后簡(jiǎn)單說(shuō)一下體會(huì )吧,歸結起來(lái)就多實(shí)踐、多思考、多問(wèn)。實(shí)踐出真知,看 100遍別人的方案不如自己去實(shí)踐一下。實(shí)踐的動(dòng)力一方面來(lái)自興趣,一方面來(lái)自壓力,我個(gè)人覺(jué)得后者更重要。有需求會(huì )容易形成壓力,也就是說(shuō)最好能在實(shí)際的項目開(kāi)發(fā)中鍛煉,而不是為了學(xué)習而學(xué)習。

　　在實(shí)踐的過(guò)程中要多思考,多想想問(wèn)題出現的原因,問(wèn)題解決后要多問(wèn)幾個(gè)為什么,這也是經(jīng)驗積累的過(guò)程,如果有寫(xiě)項目日志的習慣更好,把問(wèn)題及原因、解決的辦法都寫(xiě)進(jìn)去。最后還要多問(wèn),遇到問(wèn)題思索后還得不到解決就要問(wèn)了,畢竟個(gè)人的力量是有限的,問(wèn)同學(xué)同事、問(wèn)搜索引擎、問(wèn)網(wǎng)友都可以,一篇文章、朋友們的點(diǎn)撥都可能幫助自己快速解決問(wèn)題。