創(chuàng )建ZYNQ處理器設計和Logic Analyzer的使用

我們的目的是創(chuàng )建一個(gè)Zynq Soc處理器設計，并用Logic Analyzer來(lái)調試我們感興趣的信號。

首先，打開(kāi)Vivado，創(chuàng )建一個(gè)工程。

添加這幾個(gè)IP核，

點(diǎn)擊Run ConnecTIon AutomaTIon，讓軟件自動(dòng)幫我們連起來(lái)。在打開(kāi)的對話(huà)框中選擇ALL AutomaTIon，

ok，軟件自動(dòng)連接起來(lái)，

如果要觀(guān)察感興趣的信號，這里先右鍵--Generate Output Products，Create HDL Wrapper，編譯，執行完成后，選擇感興趣的信號，右鍵-Mark，

那么Block框圖中會(huì )有變化，如圖，兩只蟲(chóng)，

執行Set Up Debug，剛才標記的信號就會(huì )出現，

next，進(jìn)行設置采樣深度，

接著(zhù)執行Implement Design 和 Generate Bitstream。完成后導出到SDK，

未完待續。。。