基于FPGA的1553B總線(xiàn)接口板設計

　　引言

　　目前國內對1553B總線(xiàn)接口板的設計一般基于DDC公司BU-61580協(xié)議芯片完成，但只能完成協(xié)議處理部分，應用時(shí)還需外圍的存貯器和微處理器等輔助芯片。故采用現場(chǎng)可編程門(mén)陣列(FPGA)實(shí)現整個(gè)接口板核心的設計。

　　1 系統總體架構

　　1553B總線(xiàn)信號進(jìn)入接口板后，首先通過(guò)隔離變壓器進(jìn)行電平轉化，使之匹配后面收發(fā)器的工作電壓。收發(fā)器再把電平轉化后1553B差分信號轉化為可識別的TTL電平。但此時(shí)的信號仍然是曼徹斯特Ⅱ型碼，故需經(jīng)解碼和串并轉換，同時(shí)完成數據字的同步、數據、曼徹斯特碼錯誤的檢出、奇偶檢測和位/ 字計數等，處理后的數據串并轉換后存入內存再對其進(jìn)行相關(guān)的協(xié)議處理。發(fā)送數據時(shí)，將終端接收的數據暫存于內存中，等待發(fā)送命令。一旦收到發(fā)送命令，即發(fā)送數據并通過(guò)并串轉換后進(jìn)行曼徹斯特編碼且調制解調后發(fā)送到1553B的雙余度總線(xiàn)上。

　　2 系統硬件構成及其實(shí)現

　　信號調制解調用隔離變壓器和收發(fā)器，分別采用的是HOLT公司PM-DB2725EX和HI-1570芯片。而從曼徹斯特編解碼后的部分都可在一片FPGA芯片內實(shí)現，選定Altera公司CyclONe系列的EP1C12作為主芯片。其中FPGA與總線(xiàn)間接口部分的電路如圖2。

　　FPGA與總線(xiàn)間接口部分的電路

　　3 FPGA內部的模塊構成及實(shí)現

　　FPGA片內的實(shí)現，通過(guò)Verilog程序和調用QuartusII軟件內部宏模塊完成，可分為雙冗余曼徹斯特II編解碼及串并轉換、總線(xiàn)傳輸邏輯、終端協(xié)議和消息處理、內存及控制器和子系統等模塊。

　　3.1 雙冗余曼徹斯特II編解碼及串并轉換模塊

　　該模塊實(shí)現曼徹斯特碼的編解碼，串并轉換后同總線(xiàn)傳輸邏輯模塊進(jìn)行通信。原始數據采樣采用16M時(shí)鐘頻率。

　　3.2 總線(xiàn)傳輸邏輯模塊

　　該模塊對上一模塊的16位并行數據按1553B協(xié)議定義進(jìn)行分解、存儲，并給協(xié)議模塊響應信號及對其命令執行，發(fā)出相應狀態(tài)字和數據字。

　　3.3 內存及控制器模塊

　　用作系統寄存器和與下級子系統進(jìn)行數據交換的數據存貯區，以響應其它各模塊可能存在的寄存器和數據訪(fǎng)問(wèn)，該模塊由以下3個(gè)子模塊組成：

　　DPSRAM模塊：為Quartus軟件宏模塊altsyncram的實(shí)例化調用，在物理上為FPGA芯片片內SRAM的調用。實(shí)例化調用后為雙端口可同時(shí)讀寫(xiě)的同步SRAM內存，以滿(mǎn)足總線(xiàn)傳輸邏輯，協(xié)議處理模塊，初始化自檢模塊之一和子系統模塊可能同時(shí)存在的訪(fǎng)問(wèn)請求。

　　RAM_Control模塊：為上一模塊DPSRAM的內存控制器，根據上游(user_interface模塊)信號產(chǎn)生符合DPSRAM時(shí)序的讀寫(xiě)使能，地址，數據和讀寫(xiě)確認信號。

　　user_interface模塊：解決多端口輸入不能直接線(xiàn)與和定向輸出從DPSRAM讀取的數據的問(wèn)題。

　　3.4 終端協(xié)議和消息處理模塊

　　該模塊解析接收到的命令并通知總線(xiàn)傳輸模塊做出相應的響應?？煞譃橐韵?個(gè)子模塊：①read模塊完成指令字的讀取;②protocol模塊完成指令字分析和協(xié)議的處理;③write模塊根據protocol模塊解析命令后發(fā)過(guò)來(lái)的指令完成對應狀態(tài)字的修改;④choose模塊將對read和 write兩個(gè)模塊發(fā)給ram的命令和地址進(jìn)行選通。

　　3.5 子系統模塊

　　子系統含收發(fā)、終端地址產(chǎn)生和校驗等模塊。①收發(fā)模塊：完成存貯器16位的并行數據和2400bit串行數據的轉換;②終端地址產(chǎn)生和校驗模塊：終端地址由子系統的撥碼開(kāi)關(guān)設定，即讀取撥碼開(kāi)關(guān)的電平值并產(chǎn)生相應的地址奇校驗位后存貯到內存的終端地址寄存器中，并初始化狀態(tài)字。編寫(xiě)以上各模塊代碼時(shí)，狀態(tài)機跳轉的條件原來(lái)是檢測電平值，但在仿真過(guò)程中發(fā)現有時(shí)檢測不到或多次檢測到從而導致?tīng)顟B(tài)機誤操作，改用如下跳變沿檢測后問(wèn)題得到解決，對應代碼為：

　　對應代碼

　　其原理為：將需檢測的信號不斷地通過(guò)2個(gè)D觸發(fā)器連續鎖存2次，當檢測到2次鎖存的值符合跳變沿條件時(shí)才執行動(dòng)作如圖3。采用該檢測方式后程序仿真不出現類(lèi)似不穩定問(wèn)題，但同時(shí)也造成1個(gè)時(shí)鐘周期的額外延時(shí)。

　　3.6 仿真及FPGA實(shí)現

　　以上各功能模塊采用Verilog編寫(xiě)，內存則調用QuartusII宏模塊。整個(gè)程序的功能仿真，綜合布線(xiàn)和最后的時(shí)序仿真均用ALTERA公司的QuartusII完成。各模塊綜合后在QuartusII中編譯后生成symbol。

　　為某型號調諧濾波器與1553總線(xiàn)通信的消息仿真波形。其中：RT地址設定為00101，即圖4中撥碼開(kāi)關(guān)pat4～pat0的電平值，子地址為00001。復位后第1條消息為RT不發(fā)送數據請求時(shí)發(fā)送矢量字模式命令及其響應，狀態(tài)字所帶的數據字為&H0000，該命令循環(huán)發(fā)送至 RT直到有請求第3條消息的情況;第2條消息為RT接收1個(gè)數據字命令及其響應;第3條是當RT有發(fā)送數據請求時(shí)的發(fā)送矢量字及其響應，狀態(tài)字所帶的數據字為&H0001;第4條是RT發(fā)送兩個(gè)數據字命令及其響應;第5條是帶數據字的同步模式命令及其響應。

　　由仿真波形可見(jiàn)，該系統基本滿(mǎn)足該濾波器的應用，為進(jìn)一步驗證其實(shí)際應用和其他協(xié)議，將其下載至FPGA中進(jìn)行測試。FPGA內部是基于 SRAM結構的，因此需要1片配置芯片固化其內部結構，故采用JTAG模式和主動(dòng)串行模式(AS)2種配置模式。調試時(shí)使用JTAG模式直接將邏輯寫(xiě)入 FPGA內部，調試好后再用AS模式將程序寫(xiě)入配置芯片EPCS4中，經(jīng)測試通過(guò)。

　　4 結語(yǔ)

　　基于FPGA技術(shù)的總線(xiàn)接口板設計，已通過(guò)某軍用飛機的測試，實(shí)現1553總線(xiàn)和子系統的通訊。將FPGA技術(shù)應用于1553B總線(xiàn)接口，設計成本降低，設計周期縮短，系統的集成度提高，擴展能力增強，具有重要的現實(shí)意義和應用前景。