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如何采用SystemVerilog來(lái)改善基于FPGA的ASIC原型

作者： 時(shí)間：2017-06-06 來(lái)源：網(wǎng)絡(luò ) 收藏

ASIC在解決高性能復雜設計概念方面提供了一種解決方案,但是ASIC也是高投資風(fēng)險的,如90nm ASIC/SoC設計大約需要2000萬(wàn)美元開(kāi)發(fā)成本.為了降低成本,現在可采用FPGA來(lái)實(shí)現ASIC.但是,但ASIC集成度較大時(shí),需要幾個(gè)FPGA來(lái)實(shí)現,這就需要考慮如何來(lái)連接ASIC設計中所有的邏輯區塊.采用SystemVerilog,可以簡(jiǎn)化這一問(wèn)題.
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本文引用地址：http://dyxdggzs.com/article/201706/349457.htm

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