基于FPGA的數字波束形成技術(shù)的工程實(shí)現

數字波束形成技術(shù)充分利用陣列天線(xiàn)所獲取的空間信息，通過(guò)信號處理技術(shù)使波束獲得超分辨率和低副瓣的性能，實(shí)現了波束的掃描、目標的跟蹤以及空間干擾信號的零陷，因而數字波束形成技術(shù)在雷達信號處理、通信信號處理以及電子對抗系統中得到了廣泛的應用。數字波束形成是把陣列天線(xiàn)輸出的信號進(jìn)行AD采樣數字化后送到數字波束形成器的處理單元，完成對各路信號的復加權處理，形成所需的波束信號。只要信號處理的速度足夠快，就可以產(chǎn)生不同指向的波束。由于數字波束形成一般是通過(guò)DSP或FPGA用軟件實(shí)現的，所以具有很高的靈活性和可擴展性。本文主要介紹了一個(gè)自適應波束形成器的原理及其實(shí)現方法，結合當今最先進(jìn)的可編程芯片，包括數字信號處理器(DSP)，現場(chǎng)可編程邏輯門(mén)陣列(FPGA)實(shí)現了數字波束形成，適用于如3坐標雷達系統等復雜陣列信號處理系統。其研制成果已應用在多部相控陣雷達中，縮小了我國在這個(gè)領(lǐng)域與其他國家之間的差距，具有重要的經(jīng)濟意義和軍事意義。

　　1 數字波束形成系統的基本結構

　　采用數字方法對陣元接收信號加權處理形成天線(xiàn)波束，陣列天線(xiàn)陣元的方向圖是全方向的，陣列的輸出經(jīng)過(guò)加權求和后，將陣列接收的方向增益聚集在一個(gè)方向上，相當于形成了一個(gè)波束，這就是數字波束形成的物理意義。數字波束形成器一般由兩個(gè)主要部分組成，一部分是以數字信號處理器和自適應算法為核心的最優(yōu)(次優(yōu))權值產(chǎn)生網(wǎng)絡(luò )，另一部分是以動(dòng)態(tài)自適應加權網(wǎng)絡(luò )構成的自適應波束形成網(wǎng)絡(luò )。波束形成算法是波束形成的核心和理論基礎，他通過(guò)接收的信號和一些先驗知識計算出加權因子，然后再對輸入的信號在波束形成網(wǎng)絡(luò )中進(jìn)行加權處理完成波束形成。

　　當進(jìn)行多波束形成時(shí)，系統基本構成如圖1所示。陣列天線(xiàn)每個(gè)陣元收到的信號經(jīng)過(guò)混頻、中放和正交相位檢波，變?yōu)檎灰曨l信號I和Q分量，再分別經(jīng)由AD變換器轉變?yōu)閿底至縄和Q，將數字信號送入波束形成運算器，分別與N組權值進(jìn)行復數乘法運算，即得到所需的N個(gè)波束通道的信號。數字波束形成運算器由FPGA通過(guò)編程實(shí)現，主要進(jìn)行權值的存儲和把各路波束所需的權值信息存儲于FPGA內部的存儲模塊中，通過(guò)進(jìn)行乘加運算，來(lái)實(shí)現多波束的產(chǎn)生。

　　本文選用Altera公司的STRATIX器件，及其仿真軟件QuartusⅡ4.1，運用VHDL語(yǔ)言與Altera的megafun-citions模塊化函數庫相結合編程設計來(lái)實(shí)現數字多波束形成器。文中舉例所用的天線(xiàn)陣為N陣元等距線(xiàn)陣，在數字波束形成部分要實(shí)現十路數字波束形成。

　　2 基于FPGA和ADSP器件的數字波束形成器的實(shí)現

　　2.1硬件組成

　　數字波束形成器由3片FPGA和1片ADSP-21060器件來(lái)實(shí)現，其中第一片和第二片FPGA完成輸入接收通道的校正以及復數乘法累加運算并最終形成十個(gè)波束；第三片FPGA完成整個(gè)系統的的時(shí)序和模式控制并將前兩片FPGA運算的結果合成后輸出，需要時(shí)副瓣對消的運算也在這一片完成。ADSP-21060器件主要完成接收通道校正系數和波束形成系數的實(shí)時(shí)計算，需要時(shí)進(jìn)行副瓣對消系數的計算和發(fā)射通道校正運算。系統組成框圖如圖2所示。

　　其中總線(xiàn)上的標號解釋如下：

　　1：輸入的多通道A／D中頻采樣后的數字信號；

　　2：第三片FPGA傳輸控制信號給前兩片FPGA；

　　3：前兩片FPGA乘法累加運算結果輸出到第三片FPGA；

　　4，5，6：ADSP-21060與FPGA的數據總線(xiàn)；

　　7：數字波束形成器的最終輸出數據；

　　8：外部輸入的模式控制信號。

　　為了讓硬件平臺具有很強的通用性，對于FPGA器件，選用了Altera公司含有大容量片內RAM和硬件乘法器的Stratix系列的EPlS60芯片，該芯片有18個(gè)硬件乘法器模塊，內部存儲空間達到5 215 kb，邏輯單元數達到了57 120 les，完全能滿(mǎn)足此波束形成器的實(shí)現，并能利用冗余空間放置其他運算單元和控制模塊，基本實(shí)現了系統的集成化模塊化設計。且此器件的運算頻率完全滿(mǎn)足需要，片內大量的剩余資源空間可以提供給后續部分的使用。

　　最終3片FPGA芯片的資源占用情況分別為：對于FPGAl芯片，編譯后的資源為占用18個(gè)硬件乘法單元，占用1 680 kb／s片內存儲空間，占用邏輯資源16 791 les；對于FPGA2芯片，編譯后的資源為占用18個(gè)硬件乘法單元，占用1 680 kb片內存儲空間，占用邏輯資源15 608 les；對于FPGA3芯片，編譯后的資源占用為占用0個(gè)硬件乘法單元，占用103 kb片內存儲空間，占用邏輯資源7 599 les。由以上具體數據可見(jiàn)，對于FPGA1和FPGA2芯片，因為需要做大量的乘法累加運算，芯片的硬件乘法單元已全部占用，但片內存儲空間只占用了32％，邏輯單元最多也只占用了不到30％。

2.2 工作過(guò)程

　　數字波束形成器由3片FPGA和1片ADSP-21060器件來(lái)實(shí)現功能，其中FPGA器件主要完成輸入輸出數據的緩存以及大量的乘法累加運算并產(chǎn)生或傳輸所需的各種時(shí)序和控制信號，ADSP-21060器件主要完成所需各種系數的實(shí)時(shí)計算。下面分別加以具體說(shuō)明。

　　2.2.1 FPGA的工作過(guò)程

　　這樣可以利用波束形成系數的共扼關(guān)系，將原本占一半數據量的復數乘法運算變?yōu)榧訙p運算，大大降低了乘法器的使用量。

　　FPGA1和FPGA2器件基本功能相同，他由存儲器模塊、接收校正網(wǎng)絡(luò )、復數乘法累加器、地址和控制信號產(chǎn)生模塊以及輸出FIFO等幾個(gè)模塊實(shí)現。多路中頻回波I，Q信號進(jìn)入FPGA器件后首先進(jìn)入雙口RAM暫存，若當前工作在接收校正模式，則ADSP-21060器件會(huì )從此雙口RAM中讀取數據以計算接收校正系數，若工作在正常模式，則FPGA會(huì )自己產(chǎn)生地址和控制信號，將此雙口RAM中的數據讀出進(jìn)入接收校正網(wǎng)絡(luò )，同時(shí)進(jìn)入此網(wǎng)絡(luò )的還有ADSP-21060器件計算出的接收校正系數，在這個(gè)網(wǎng)絡(luò )中完成接收通道的校正后數據進(jìn)入主乘法器，即復數乘法累加器，這一步運算需要用到波束形成系數，這個(gè)系數仍然是由ADSP-21060器件實(shí)時(shí)計算出并放在FPGA中相應的雙口RAM里，通過(guò)地址和控制信號產(chǎn)生模塊可以將從雙口RAM中讀出的數據和接收校正網(wǎng)絡(luò )輸出的數據在乘法累加器前級進(jìn)行路數和距離單元的對齊。復數乘法累加器的輸出最后進(jìn)入FIFO在時(shí)間和距離上進(jìn)行重排，最終輸出到FPGA3。FPGA1／FPGA2器件的功能框圖如圖3所示。

　　對于FPGA3器件，主要完成控制、時(shí)序和數據信號的傳輸、波束乘累結果數據的合成、副瓣對消的運算以及發(fā)射通道校正的進(jìn)數和送數等功能。前兩片FPGA乘累結果進(jìn)入FPGA給3后按照距離單元進(jìn)行合成，然后進(jìn)入副瓣對消模塊。副瓣對消時(shí)由21060實(shí)時(shí)計算出對消系數送進(jìn)FPGA3的副瓣對消模塊，同時(shí)對消通道的數據也進(jìn)入此模塊與系數進(jìn)行乘累操作，乘累結果再與合成后的波束形成結果進(jìn)行副瓣對消運算，結果直接輸出下一級信號處理單元。發(fā)射通道校正時(shí)，發(fā)射通道的數據先進(jìn)入FPGA3的RAM中暫存，由ADSP-21060器件取出進(jìn)行相應處理，并將解算出的發(fā)射通道幅度和相位信息送回FPGA3對應的RAM中，再由FPGA3輸出到相應系統進(jìn)行后續操作。同時(shí)FPGA3還接收輸入的控制命令，并將所有控制命令分解后按不同需求分別送給FPGA1，FPGA2和ADSP-21060器件以控制所有器件的正常工作。

2.2.2 ADSP的工作過(guò)程

　　在這個(gè)數字波束形成器中，ADSP-21060器件主要完成以下功能：接收通道校正時(shí)40路校正數據的進(jìn)數以及對進(jìn)數進(jìn)行運算處理以得到接收通道校正的系數并將此系數輸出到FPGA1和FPGA2中；發(fā)射通道校正時(shí)1路校正數據的進(jìn)數以及對進(jìn)數進(jìn)行運算處理以解算出每行發(fā)射機對應的幅度和相位數據并將此數據輸出到FPGA3中；根據當前工作模式和工作頻率實(shí)時(shí)計算出波束形成系數并輸出到FPGA1和FPGA2以參與運算；副瓣對消時(shí)完成對消通道的進(jìn)數并利用此數據和主通道數據實(shí)時(shí)計算出副瓣對消系數，將此系數輸出到FPGA3以進(jìn)行副瓣對消的運算。

　　DSP程序上電初始化以后就等待同步中斷，進(jìn)入同步中斷服務(wù)子程序里取工作模式控制字并對各種寄存器和標志位進(jìn)行相應賦值。在Tr中斷到來(lái)后判斷當前的工作模式，如果當前工作在接收校正模式則開(kāi)始從FPGA中的RAM取數，取數完成后進(jìn)行接收校正的相應運算，在運算完成后將接收校正系數以DMA方式輸出給FPGA；如果當前不是校正模式，則根據頻率點(diǎn)和工作模式代碼開(kāi)始實(shí)時(shí)計算波束形成系數并將此系數通過(guò)DMA傳輸方式輸出給FPGA參與乘法累加的運算。這些都完成后再判斷當前是否需要做副瓣對消，如果需要的話(huà)，再從第三片FPGA中取出對消通道以及主通道的數據，利用這些數據實(shí)時(shí)計算副瓣對消系數，并將此系數輸出給FPGA3以進(jìn)行副瓣對消的運算。至此ADSP-21060器件的主要功能已經(jīng)完成，程序重又回到等待同步中斷狀態(tài)。

　　2.3 測試結果

　　本文介紹的數字波束形成器已成功應用于多部雷達并取得很好的效果。下面給出幾個(gè)前期測試的數據圖表。圖4，圖5為在兩個(gè)不同工作頻率下，接收通道校正后由天線(xiàn)接收的掃角信號通過(guò)波束形成后按-39 dB加權在某一個(gè)波束輸出的結果。圖中橫坐標為掃角信號角度間隔，滿(mǎn)刻度為0°～60°；縱坐標為分貝數。由圖可見(jiàn)，最大副瓣低于-37.5 dB。

　　3 結 語(yǔ)

　　波束形成器是雙(多)基地雷達、高頻超視距雷達、三坐標雷達、相控陣雷達以及智能天線(xiàn)的核心部件之一，在保證運算速度和計算精度的前提下，本文提出的利用FPGA和ADSP器件實(shí)現的數字波束形成器較好地完成了預定的技術(shù)指標，邏輯設計采用VHDL語(yǔ)言結合原理圖方式進(jìn)行，有利于A(yíng)SIC設計；通用DSP器件21060的使用則可以滿(mǎn)足實(shí)時(shí)計算波束形成系數和副瓣對消系數的要求。本波束形成模塊經(jīng)實(shí)際電路測試表明完全滿(mǎn)足系統要求的20 M的波束形成速度要求，已經(jīng)成功應用于多部現役雷達中，效果較好性能穩定，具有很高的實(shí)用價(jià)值。

發(fā)布者：小宇