基于FPGA的等精度頻率計IP Core設計

頻率測量是電子測量技術(shù)中最基本的測量之一。在現代信號分析和處理領(lǐng)域中，高精度的頻率測量有非常重要的意義。

常用的測頻方法有計數法和周期法。計數法是在預制的閘門(mén)時(shí)間TW內測量被測信號的脈沖個(gè)數Nx，進(jìn)行換算得出被測信號的頻率為fx=Nx/：TW。這種測量方法的測量精度取決于閘門(mén)時(shí)間和被測信號頻率。當被測信號頻率較低時(shí)將產(chǎn)生較大誤差，除非閘門(mén)時(shí)間取得很大。周期法是在被測信號的一個(gè)周期Tx內，測量標準信號(周期TC)ΔFS/FS的周期個(gè)數NS，進(jìn)行換算得出被測信號的頻率為fx=fC/NS。這種測量方法的測量精度取決于被測信號的周期和計時(shí)精度。本文采用的測量方法克服了以上兩種方法的缺點(diǎn)，測頻精度與被測信號的頻率大小無(wú)關(guān)，從而保證了頻率的等精度測量。

隨著(zhù)FPGA和SoPC技術(shù)的迅速發(fā)展，在單芯片上實(shí)現的功能越來(lái)越復雜。這就使得設計師的工作量非常大，而IP Core的復用可以大大減少工作量，從而減小設計的復雜性，提高產(chǎn)品的設計效率。本文根據等精度頻率測量的原理，用VHDL語(yǔ)言實(shí)現了等精度頻率計的IP Core，實(shí)現軟核的重用。

1 等精度頻率測量

1.1 等精度頻率測量原理

基于傳統測頻原理的頻率計的測量精度將隨被測信號頻率的下降而降低，在實(shí)用中有較大的局限性。而等精度頻率計不但具有較高的測量精度，并且在整個(gè)頻率區域保持恒定的測量精度。

等精度頻率測量用被測信號的多周期而不是單周期作門(mén)控信號；門(mén)控信號周期數可根據被測頻率的大小自動(dòng)調節，使計數值Ns保持不變，從而實(shí)現等精度測量。

等精度測頻的原理框圖如圖1所示。圖中預置門(mén)控信號是寬度為T(mén)pr的一個(gè)脈沖，Counterl和Counter2是兩個(gè)可控計數器，標準頻率信號從Counter1的時(shí)鐘輸入端CLK輸入，其頻率為Fs；經(jīng)整形后的被測信號從Counter2的時(shí)鐘輸入端CLK輸入，設其實(shí)際頻率為Fxe，測量頻率為Fx。

當預置門(mén)控信號為高電平時(shí)，經(jīng)整形后的被測信號的上沿通過(guò)D觸發(fā)器的Q端同時(shí)啟動(dòng)計數器Counter1和Counter2。Counter1、Counter2分別對被測信號(頻率為Fx)和標準頻率信號(頻率為Fs)同時(shí)計數。當預置門(mén)信號為低電平時(shí)，隨后而至的被測信號的上沿將使這兩個(gè)計數器同時(shí)關(guān)閉。設在一次預置門(mén)時(shí)間Tpr中對被測信號計數值為Nx；對標準頻率信號的計數值為Ns，則下式成立：


1.2 誤差分析

設所測頻率值為Fx，其真實(shí)值為Fxe，標準頻率為Fs。在一次測量中，由于計數的起停時(shí)間都是由該信號的上跳沿觸發(fā)的，在Tpr時(shí)間內對Fx的計數Nx無(wú)誤差；在此時(shí)間內，Fs的計數Ns最多相差一個(gè)脈沖，即：

則下式成立：

根據相對誤差的公式有：

由上式可以得出以下結論：

(1)相對測量誤差與頻率無(wú)關(guān)。
(2)增大Tpr或提高Fs，可以增大Ns，減少測量誤差，提高測量精度。
(3)標準頻率誤差為ΔFs/Fs。
(4)等精度測頻方法測量精度與預置門(mén)寬度和標準頻率有關(guān)，與被測信號的頻率無(wú)關(guān)。在預置門(mén)時(shí)間和常規測頻閘門(mén)時(shí)間相同，而被測信號頻率不同的情況下，等精度測量法的測量精度不變，而常規的直接測頻法精度隨著(zhù)被測信號頻率的下降而下降。測試電路可采用高頻率穩定度和高精度的恒溫可微調的晶體振蕩器作標準頻率發(fā)生電路。

1.3 等精度頻率計的實(shí)現方法

隨著(zhù)微電子技術(shù)與工藝的發(fā)展，等精度頻率計的實(shí)現從完全使用小規模集成電路、單片機+小規模集成電路、FPGA+單片機發(fā)展到基于FPGA的SoPC設計。小規模集成電路在實(shí)現乘除運算時(shí)相當復雜，而單片機受本身時(shí)鐘頻率和若干指令運算的限制，測頻速度較慢，無(wú)法滿(mǎn)足高速、高精度的測頻要求，同時(shí)需要外部分離元件的支持，這增加了系統的復雜度。采用高集成度、高速的現場(chǎng)可編程門(mén)陣列FPGA為實(shí)現高速、高精度的測頻提供了保證。
本系統采用基于FPGA的SoPC技術(shù)實(shí)現等精度頻率測量?；赟oPC的特點(diǎn)，本系統具有靈活的設計方式，體積小、開(kāi)發(fā)周期短、可裁剪、可擴充、可升級，并具備軟硬件在系統可編程的功能。

2 等精度頻率計IP Core

本文主要介紹等精度頻率計的功能模塊設計，包括任務(wù)邏輯、寄存器文件及Avalon接口的設計。

2.1 任務(wù)邏輯

任務(wù)邏輯框圖如圖2所示。任務(wù)邏輯完成用戶(hù)定制元件的基本功能。本設計中任務(wù)邏輯完成頻率測量、脈寬測量及占空比測量三個(gè)功能。由于FPGA低偏斜、高負載的布線(xiàn)資源有限，為了避免高速、高頻率系統時(shí)序中潛在的競爭、毛刺、建立和保持時(shí)間違反問(wèn)題，本系統采用同步設計。然而在實(shí)際運用中經(jīng)常出現時(shí)鐘選擇和時(shí)鐘控制的異步設計，導致系統產(chǎn)生毛刺和時(shí)鐘偏斜及時(shí)鐘分析路徑復雜等問(wèn)題。為了解決該問(wèn)題，需將時(shí)鐘控制改為觸發(fā)器輸入允許，將時(shí)鐘選擇改為獨立的時(shí)鐘分析。

當功能切換和門(mén)控信號同時(shí)為1時(shí)，該系統實(shí)現頻率的測量。Counter1和Counter2分別輸出標準頻率數（Ns）和被測頻率數（Nx）?？紤]到等精度頻率計的精度和速度，該系統選擇標準頻率計數器計滿(mǎn)20位時(shí)產(chǎn)生中斷，同時(shí)輸出Ns和Nx。

當功能切換為0、門(mén)控信號為1時(shí)，系統實(shí)現被測時(shí)鐘信號的高電平寬度測量（即脈寬測量），并由Counter1輸出其寬度值N1；當功能切換和門(mén)控信號同時(shí)為0時(shí)，系統實(shí)現被測時(shí)鐘信號的低電平寬度測量，同時(shí)由Counter1輸出其寬度值N2，則被測時(shí)鐘信號的占空比為：。

功能切換=1時(shí)，測頻率；功能切換=0時(shí)，測占空比和脈沖寬度。門(mén)控信號在測頻率時(shí)是門(mén)控信號；測占空比時(shí)，門(mén)控信號=1，測高電平寬度；門(mén)控信號=0，測低電平寬度。

2.2 寄存器文件

寄存器文件提供了任務(wù)邏輯與外界交換信息的途徑。用戶(hù)可以通過(guò)Avalon接口采用基地址 +地址偏移量的方式來(lái)訪(fǎng)問(wèn)元件內部各寄存器。本IP Core內部寄存器如表1所示。


2.3 Avalon接口設計

Avalon接口為寄存器文件提供了一個(gè)標準的Avalon前端，它使用Avalon必須的信號來(lái)訪(fǎng)問(wèn)寄存器文件，并且支持任務(wù)邏輯的傳輸類(lèi)型。 等精度頻率計的Avalon接口信息如表2所示。


3 測試與驗證

IP Core設計完成后，利用SoPC Builder搭建一測試該IP Core的系統，并在其中加入該IP核。硬件測試結果如表3所示。

本設計通過(guò)SoPC技術(shù)在FPGA上實(shí)現了等精度頻率計的IP Core設計。系統采用同步設計，避免了由時(shí)鐘異步導致的時(shí)鐘偏斜。

經(jīng)測試證明，該頻率計的測頻范圍為0.1Hz～100MHz，測頻精度恒為百萬(wàn)分之一，能夠滿(mǎn)足高速度、高精度的測頻要求。本設計可移植性好、穩定性好、精確度高、測頻速度快，達到設計要求。