多時(shí)鐘FPGA設計策略闡述

利用FPGA實(shí)現大型設計時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運行的多重數據通路，這種多時(shí)鐘FPGA設計必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數、異步時(shí)鐘設計和時(shí)鐘/數據關(guān)系。設計過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線(xiàn)，本文將對這些設計策略深入闡述。

FPGA設計的第一步是決定需要什么樣的時(shí)鐘速率，設計中最快的時(shí)鐘將確定FPGA必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設計中兩個(gè)觸發(fā)器之間一個(gè)信號的傳輸時(shí)間P來(lái)決定，如果P大于時(shí)鐘周期T，則當信號在一個(gè)觸發(fā)器上改變后，在下一個(gè)邏輯級上將不會(huì )改變，直到兩個(gè)時(shí)鐘周期以后才改變，如圖1所示。

傳輸時(shí)間為信號在第一個(gè)觸發(fā)器輸出處所需的保持時(shí)間加上兩級之間的任何組合邏輯的延遲，再加兩級之間的布線(xiàn)延遲以及信號進(jìn)入第二級觸發(fā)器的設置時(shí)間。無(wú)論時(shí)鐘速率為多少，每一個(gè)FPGA設計所用的時(shí)鐘必須具有低抖動(dòng)特性。抖動(dòng)S是觸發(fā)器的一個(gè)時(shí)鐘輸入到另一個(gè)觸發(fā)器的時(shí)鐘輸入之間的最大延遲。為使電路正常工作，抖動(dòng)必須小于兩個(gè)觸發(fā)器之間的傳輸時(shí)間。

圖2顯示了如果抖動(dòng)大于傳輸時(shí)間(S＞P)將出現的情況，該電路用時(shí)鐘的兩個(gè)上升沿來(lái)延遲信號1。然而，信號1上的一個(gè)改變會(huì )在相同的時(shí)鐘周期上傳輸到的信號3上，從而引起信號2的改變。因為S＞P，電路將不能不正常。

須注意的是，時(shí)鐘速率與傳輸延時(shí)并沒(méi)有什么關(guān)系，甚至普通的100bps時(shí)鐘也會(huì )出現抖動(dòng)問(wèn)題。這意味著(zhù)雖然FPGA供應商宣稱(chēng)他們的芯片具有較短的傳輸時(shí)間和很高的時(shí)鐘速率，但抖動(dòng)問(wèn)題可能會(huì )嚴重，甚至那些沒(méi)有運行在最高速率上的設計也是如此。

好在FPGA供應商已經(jīng)認識到時(shí)鐘抖動(dòng)的影響，并在他們的芯片中提供低抖動(dòng)的布線(xiàn)資源。這些特殊的布線(xiàn)能夠在芯片中一個(gè)給定范圍內的任何兩個(gè)觸發(fā)器之間提供一個(gè)確定的最大抖動(dòng)。部分產(chǎn)品的低抖動(dòng)資源覆蓋了整個(gè)芯片，而其它的則可能只覆蓋了FPGA邏輯塊中的一個(gè)特定的行或列。對于一個(gè)需要很多不同時(shí)鐘源的設計，這些低抖動(dòng)FPGA是比較理想的選擇。


多時(shí)鐘設計的最嚴重問(wèn)題之一是用異步時(shí)鐘將兩級邏輯結合在一起。由于異步時(shí)鐘會(huì )產(chǎn)生亞穩態(tài)，從而嚴重降低設計性能，或完全破壞設計所能實(shí)現的功能。在觸發(fā)器的時(shí)序要求產(chǎn)生沖突時(shí)(設置時(shí)間和保持時(shí)間)將產(chǎn)生亞穩態(tài)，觸發(fā)器的最終輸出是未知的，并使整個(gè)設計處于不確定狀態(tài)。如果有一級邏輯要將數據異步地發(fā)送到另一級，圖3所示的情形將不能滿(mǎn)足觸發(fā)器的設置和保持時(shí)間要求。確切地說(shuō)，如果設計中含有異步邏輯將有可能會(huì )產(chǎn)生亞穩態(tài)。在處置異步資源時(shí)必需非常小心，因為這可能產(chǎn)生一些很?chē)乐氐膯?wèn)題。

多時(shí)鐘設計

本文以電信應用中的E3多路復用/解復用設計為例。如圖4所示，多路復用器接收來(lái)自一組獨立線(xiàn)路接口芯片的16個(gè)獨立E1信道，每一個(gè)信道都工作于2.048MHz；經(jīng)復用后，這些E1流組合成4個(gè)E2流，分別工作在8.0448MHz；4個(gè)E2流最后組合成一個(gè)E3流，以34.368Mbps的速率串行發(fā)送出去。在接收端執行相反的操作：解復用器從E3流提取4個(gè)E2數據流，然后從E2流提取16個(gè)E1流，最終將E1流發(fā)送到接收端的線(xiàn)路接口芯片。

這些E1線(xiàn)路接口在發(fā)送和接收時(shí)都獨立工作，因此2.048MHz的時(shí)鐘速率可以有+/- 20ppm的偏差。同樣，因為大多數系統同時(shí)發(fā)送和接收數據，分立的多路復用器和多路解復用器將提供2個(gè)獨立的E3流(發(fā)送和接收)。因此，兩個(gè)34.368MHz的時(shí)鐘可以存在細微的差異。

由于E2流是在芯片上產(chǎn)生的，這些E2多路復用器可以共享同一個(gè)8.448MHz時(shí)鐘。然而，由于接收的數據速率與我們所設計的板無(wú)關(guān)(且不能假定所有E2多路復用器使用相同時(shí)鐘)，所以E2解復用器時(shí)鐘必須能工作在略為不同的速率下。

此外，假定設計中需要一個(gè)由工作頻率為1MHz的處理器控制的獨立SPI(串行外圍接口)總線(xiàn)接口，該接口用于狀態(tài)和控制。這樣一來(lái)，設計中總共用了32個(gè)2.048MHz時(shí)鐘，5個(gè)8.448MHz時(shí)鐘，2個(gè)34.368MHz時(shí)鐘和一個(gè)1MHz時(shí)鐘，總共多達40個(gè)時(shí)鐘。

本設計中最快時(shí)鐘是34.368MHz E3時(shí)鐘。FPGA的最大時(shí)鐘速率的確定很重要，因為設計的差異將影響到該最大值。然而，在芯片商的資料手冊中常?？梢钥吹?ldquo;全局時(shí)鐘設置及保持時(shí)間”和“至CLB輸出的時(shí)鐘”兩個(gè)參數，將這兩個(gè)參數的最大值相加，再增加25%就能可以得到最小時(shí)鐘周期的初略值，在最大時(shí)鐘速率條件下允許10%的余量，以保證過(guò)熱條件下能正常工作。因此，我們設置的最小速率為40MHz，很多較新的FPGA都能夠很容易地支持該頻率。事實(shí)上，FPGA供應商已經(jīng)推出了超過(guò)300MHz的器件。

在確定了能滿(mǎn)足最大頻率要求的FPGA后，就需要保證有足夠的空間來(lái)實(shí)現你的設計。如果所選的FPGA沒(méi)有足夠的余量，就不能提供足夠的布線(xiàn)資源來(lái)滿(mǎn)足設計的時(shí)序約束。通常芯片供應商宣稱(chēng)的速率是最佳條件下的速率，FPGA供應商一般建議FPGA邏輯在布線(xiàn)功能開(kāi)始明顯變差以前可以用到80%。在選擇FPGA器件時(shí)，建議在新的設計時(shí)最好使FPGA邏輯用到50%左右，這樣就允許計算起始設計大小出現超差，以及為在設計起動(dòng)后產(chǎn)生不可避免的設計變更留出空間。如果最終的設計只占用低于50%的資源，則可以使用同一系列中較小的FPGA以降低成本。

通過(guò)時(shí)序約束來(lái)規定慢時(shí)鐘速率，從而可以改進(jìn)設計中最快時(shí)鐘的布線(xiàn)。在多路復用器例子中，如果設置FPGA布線(xiàn)工具SPI總線(xiàn)時(shí)鐘為1MHz，而E3時(shí)鐘為40MHz，布線(xiàn)工具將盡量使E3時(shí)鐘的邏輯電路模塊相鄰布局。如果由于空間的限制而不能將全部電路布局在一起，則首先應將SPI邏輯另外布局，因為SPI邏輯可以處理更長(cháng)傳輸延遲。所有FPGA供應商的布線(xiàn)工具都能規定這些較慢時(shí)鐘速率。

減少時(shí)鐘數量

根據市場(chǎng)調查，目前還沒(méi)有哪個(gè)FPGA器件能夠支持這種多路復用器/解復用器設計所需的40個(gè)時(shí)鐘。所以，我們必須減少所需要的時(shí)鐘數。

首先了解E2和E3多路復用器的時(shí)鐘。前面已經(jīng)分析了4個(gè)E2多路復用器工作在相同時(shí)鐘下的可接受度，E3多路復用器運行于比E2時(shí)鐘高得多的速率，必需使用一個(gè)不同的時(shí)鐘。但是，如果我們從E3時(shí)鐘中引出E2時(shí)鐘是否可行呢？因為E3多路復用器要從每個(gè)E2支路得到數據，我們可以在需要E2多路復用器給我們數據時(shí)，簡(jiǎn)單地將脈沖送給每個(gè)多路復用器。我們沒(méi)有去掉任何時(shí)鐘，但E2時(shí)鐘現在是基于E3時(shí)鐘。

如果在所有的多路復用器中也使用同樣的時(shí)鐘，并且只使用一個(gè)使能信號來(lái)告訴E2多路復用器什么時(shí)候工作，這時(shí)會(huì )產(chǎn)生什么問(wèn)題呢？如果E3多路復用器用34.368MHz時(shí)鐘產(chǎn)生使能信號，在這些使能信號上的抖動(dòng)不會(huì )比用在FPGA中任何其它同步邏輯更大。所以，使能信號可以使用正常(高抖動(dòng))布線(xiàn)資源，這樣就不需要單獨的8.448MHz多路復用器時(shí)鐘，讀取E1數據緩沖器的數據時(shí)也是一樣。換言之，如果E2多路復用器需要數據，它可以激活到特定緩沖器的使能信號。到緩沖器的時(shí)鐘本身能夠保持E3多路復用器所用的34.368MHz時(shí)鐘，如圖5所示。

最后，我們檢查16個(gè)從線(xiàn)路接口芯片輸入到FPGA的E1時(shí)鐘。這些時(shí)鐘有會(huì )產(chǎn)生下面幾個(gè)問(wèn)題：首先，16個(gè)時(shí)鐘將占用太多可用芯片時(shí)鐘布線(xiàn)資源；其次，在同一個(gè)FPGA中使用16個(gè)異步時(shí)鐘來(lái)驅動(dòng)相互鄰近的觸發(fā)器，由于地彈、串擾和其它效應將產(chǎn)生噪聲問(wèn)題。例如，由于噪聲的原因，一個(gè)正邊沿觸發(fā)器會(huì )在下降邊沿時(shí)改變輸出狀態(tài)，此類(lèi)問(wèn)題將難以處理。