基于FPGA的帶Cache的嵌入式CPU的設計與實(shí)現

隨著(zhù)集成電路設計和工藝技術(shù)的發(fā)展，嵌入式系統已經(jīng)在PDA、機頂盒、手機等信息終端中被廣泛應用。嵌入式系統具有電路尺寸小、成本低廉、可靠性高、功耗低等優(yōu)點(diǎn),是未來(lái)集成電路發(fā)展的方向。而作為嵌入式系統核心的微處理器，其性能直接影響整個(gè)系統的性能。為了提高CPU的效率和指令執行的并行性，現代微處理器廣泛采用流水線(xiàn)設計，所以，CPU流水線(xiàn)的設計成為決定其性能的關(guān)鍵。

MIPS(Microprocessor without Interlocked Pipeline STages)是一種典型的RISC(Reduced InstructiON Set Computer)微處理器,在嵌入式系統領(lǐng)域中得到廣泛的應用。MIPS32TM指令集開(kāi)放，指令格式規整，易于流水線(xiàn)設計，大量使用寄存器操作。與CISC(Complex Instruction Set Computer)微處理器相比，RISC具有設計更簡(jiǎn)單、設計周期更短等優(yōu)點(diǎn)，并可以應用更多先進(jìn)的技術(shù)，開(kāi)發(fā)更快的下一代處理器。

1 基于MIPS指令集的CPU流水線(xiàn)結構

1.1 指令集的選取

設計實(shí)現了指令兼容MIPS系列RISC處理器的指令集。由于MIPS32TM指令集是開(kāi)放的指令集，指令格式非常簡(jiǎn)單，按照指令格式可分為寄存器類(lèi)型（R-type）指令、立即數類(lèi)型（I-type）指令和跳轉類(lèi)型（J-type）指令。這三類(lèi)指令均為32 bit，而且指令操作碼在固定的位置上。這種特點(diǎn)易于指令代碼的拆分，易于流水線(xiàn)CPU的設計。

指令類(lèi)型參考MIPS處理器的指令集設計原則。所有指令的運算都在寄存器中進(jìn)行，當需要與內存交換數據時(shí),通過(guò)內存訪(fǎng)問(wèn)指令進(jìn)行內存和寄存器的數據交換。設計實(shí)現程序中經(jīng)常使用的34條指令,實(shí)現指令集按照功能分成5種類(lèi)型：算術(shù)運算類(lèi)指令、邏輯運算類(lèi)指令、數據傳送指令、條件轉移和無(wú)條件跳轉類(lèi)指令、特殊指令等。

1.2 流水線(xiàn)的設計

在基本的MIPS處理器中有5個(gè)流水級，其中各流水級定義與主要功能為：IF為計算下一條指令的地址PC，并從指令存儲器讀取指令;ID為對指令進(jìn)行譯碼，從寄存器堆中取出源操作數;EX為當指令是運算類(lèi)指令時(shí)執行運算，當指令是轉移類(lèi)指令時(shí)進(jìn)行有效地址計算;MEM為從數據存儲器讀寫(xiě)數據;WB為將數據寫(xiě)回到寄存器堆。按照這一流水線(xiàn)結構，本文設計實(shí)現一種較為通用的MIPS CPU，通過(guò)VHDL語(yǔ)言實(shí)現，各模塊之的關(guān)系如圖1所示。


2 嵌入式CPU流水線(xiàn)中的相關(guān)性

由于指令以流水線(xiàn)形式并行處理,必產(chǎn)生指令相關(guān)性問(wèn)題,一般存在三種相關(guān):結構相關(guān)、數據相關(guān)和控制相關(guān)，引起流水線(xiàn)競爭。

結構相關(guān)問(wèn)題是指由于硬件資源不足而導致流水線(xiàn)不暢通，例如只有一個(gè)存儲器模塊時(shí)，就不能對存儲器同時(shí)取指令和數據。數據相關(guān)問(wèn)題是指一條指令的后續指令要使用該條指令的結果。而控制相關(guān)問(wèn)題是指轉移指令從取指到轉向目標地址要花幾個(gè)時(shí)鐘周期，但流水線(xiàn)CPU在每個(gè)周期都取指令。

解決結構相關(guān)問(wèn)題的方法是盡量增加硬件電路資源，本設計采用哈佛架構，使用指令存儲器和數據存儲器避免結構競爭。對于寄存器組存在的結構競爭，采用由D-FF構建寄存器予以避免，當寫(xiě)入地址和讀出地址相同時(shí)，直接用寫(xiě)入數據驅動(dòng)讀出總線(xiàn)。數據相關(guān)問(wèn)題可以用數據前推技術(shù)得到緩解。數據前推技術(shù)對于A(yíng)LU計算指令非常有效，但對于存儲器讀數據指令，如果下面的指令想立即使用其結果，則必須暫停流水線(xiàn)一個(gè)周期。至于控制相關(guān)，可以使用指令重組優(yōu)化及延遲轉移技術(shù)等軟件編譯方法解決。

3 關(guān)鍵模塊的實(shí)現

3.1 ALU的實(shí)現

ALU是數據通路中的重要部件，負責完成各種運算功能。根據CPU要實(shí)現的指令集，確定出ALU的操作控制信號數據寬度為5 bit，運算的數據位數為32 bit。操作控制信號(ALU_OP)和ALU的源數據選擇信號根據不同指令的譯碼由控制邏輯產(chǎn)生。

3.2 控制單元的設計

控制單元要根據輸入的指令碼產(chǎn)生一系列的控制信號，用于控制數據通路上的多路選擇器和各功能部件，保證每一條指令都能夠正確執行。

控制單元的輸入信號必須設計為32 bit的指令碼，而輸出信號則要根據需要進(jìn)行設計。

在IF階段，控制單元需要根據指令的譯碼情況，決定PC的更新值，如果是順序執行的指令，則PC自動(dòng)加4，對于分支和跳轉指令，需要發(fā)出跳轉指令信號和分支指令信號，從而決定PC的更新值。

在ID階段，控制單元對指令進(jìn)行譯碼，根據指令的操作碼和功能部分，發(fā)出相應的控制信號；根據指令中的操作數字段，控制單元給出寄存器號，從寄存器堆中讀出操作數送入ID與EXE之間的流水線(xiàn)寄存器。如果發(fā)生數據相關(guān)，數據前置邏輯產(chǎn)生前置控制信號。

在EXE階段，控制單元給出ALU數據來(lái)源的選擇信號，以及ALU的運算選擇信號，

在MEM階段，控制單元需要給出數據存儲器的讀寫(xiě)信號，片選信號等。存儲器需要向控制單元返回響應信號。

在WB階段，控制單元主要控制數據的流向，給出多路選擇器的選擇信號，選擇將存儲器讀出的數據或ALU的運算結果寫(xiě)回寄存器組。

3.3 數據前推技術(shù)的設計

對于數據競爭的檢測，通過(guò)比較連續3條指令的寄存器標號，把本條指令的rs和rt及前面2條指令的操作數結果寄存器分別進(jìn)行比較，比較器的輸出信號傳遞到EXE階段用于選擇ALU操作數的來(lái)源。

而對于LOAD指令發(fā)生的數據相關(guān)，必須等到MEM階段完成之后才能得到有效的數據，因此發(fā)生數據相關(guān)的下一條指令，只能通過(guò)延遲一個(gè)周期才能利用數據前置技術(shù)，如果配合MIPS編譯器，通過(guò)使用延遲槽技術(shù)可以解決LOAD類(lèi)型的數據相關(guān)。

3.4 指令cache的實(shí)現

系統實(shí)現了一個(gè)容量為2 KB指令Cache，每個(gè)Cache行為16 B數據，這樣可以利用存儲器的16 B的突發(fā)式傳送。采用2路組相聯(lián)方式，支持通寫(xiě)(Write Through)模式。由同步SRAM實(shí)現。

數據Cache由控制模塊、命中與缺失比較模塊、訪(fǎng)問(wèn)內存模塊、替換模塊、輸出模塊組成。其中控制模塊是整個(gè)Cache的主控部件，它控制存儲器和cache協(xié)調工作:當執行單元有取指請求時(shí)，以指令的物理地址作為索引看是否命中，如果不命中則控制邏輯啟動(dòng)訪(fǎng)存邏輯到內存中去取指，當指令取回時(shí)控制邏輯啟動(dòng)替換邏輯對指令Cache進(jìn)行替換并將指令輸出;如果命中，則將指令輸出。

使用VHDL來(lái)設計和實(shí)現上述各關(guān)鍵模塊。綜合后的接口信號圖如圖2所示。

對關(guān)鍵模塊和其他模塊進(jìn)行融合，最后得到的CPU流水線(xiàn)結構圖如3所示。


4 系統的仿真與驗證

使用VHDL實(shí)現對各功能模塊的設計，并完成功能仿真后，將設計的控制單元和數據通路的各模塊進(jìn)行合并，形成一個(gè)完整的嵌入式RISC CPU核，進(jìn)行系統級仿真?；谙到y實(shí)現的指令集編寫(xiě)了一個(gè)簡(jiǎn)單的測試程序。

　　add $5.$0,$0

　　addi $7,$0,1

　　sw $7,10($5)

　　lw $8,10($5)

將指令碼寫(xiě)入指令存儲器的仿真文件，測試程序運行得到的仿真波形圖如圖4所示。

每個(gè)時(shí)鐘周期為10 ns，第一個(gè)時(shí)鐘周期T1從10 ns處開(kāi)始，根據仿真波形可以看出，在T5周期，指令sw $7,10($5)處于EXE階段，第二條指令addi $7,$0,1處于MEM階段，需要進(jìn)行數據前推，Forward_2的值為”10”,通過(guò)對測試結果分析可以看出，數據前推成功。通過(guò)分析仿真波形圖中各個(gè)輸出信號的波形，根據程序的運行過(guò)程，可以判斷信號波形正確，達到設計要求。

本文給出了流水線(xiàn)CPU的關(guān)鍵模塊的VHDL實(shí)現，經(jīng)過(guò)邏輯綜合和仿真，仿真結果表明在時(shí)序上設計的嵌入式CPU很好地滿(mǎn)足了流水線(xiàn)的要求。生成位流數據文件對FPGA進(jìn)行器件編程，FPGA芯片可以在50 MHz的時(shí)鐘頻率下穩定的運行。