FPGA低功耗設計小貼士

FPGA的功耗高度依賴(lài)于用戶(hù)的設計，沒(méi)有哪種單一的方法能夠實(shí)現這種功耗的降低，如同其它多數事物一樣，降低功耗的設計就是一種協(xié)調和平衡藝術(shù)，在進(jìn)行低功耗器件的設計時(shí)，人們必須仔細權衡性能、易用性、成本、密度以及功率等諸多指標。

目前許多終端市場(chǎng)對可編程邏輯器件設計的低功耗要求越來(lái)越苛刻。工程師們在設計如路由器、交換機、基站及存儲服務(wù)器等通信產(chǎn)品時(shí)，需要密度更大、性能更好的FPGA，但滿(mǎn)足功耗要求已成為非常緊迫的任務(wù)。而在消費電子領(lǐng)域，OEM希望采用FPGA的設計能夠實(shí)現與ASIC相匹敵的低功耗。

盡管基于90nm工藝的FPGA的功耗已低于先前的130nm產(chǎn)品，但它仍然是整個(gè)系統功耗的主要載體。此外，如今的終端產(chǎn)品設計大多要求在緊湊的空間內完成，沒(méi)有更多的空間留給氣流和大的散熱器，因此熱管理、功率管理繼續成為FPGA設計的一個(gè)重要課題。

采用FPGA進(jìn)行低功耗設計并不是一件容易的事，盡管有許多方法可以降低功耗。FPGA的類(lèi)型、IP核、系統設計、軟件算法、功耗分析工具及個(gè)人設計方法都會(huì )對產(chǎn)品功耗產(chǎn)生影響。值得注意的是，如果使用不當，有些方法反而會(huì )增加功耗，因此必須根據實(shí)際情況選擇適當的設計方法。

FPGA設計的總功耗包括靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分。其中，靜態(tài)功耗是指邏輯門(mén)沒(méi)有開(kāi)關(guān)活動(dòng)時(shí)的功率消耗，主要由泄漏電流造成的，隨溫度和工藝的不同而不同。靜態(tài)功耗主要取決于所選的FPGA產(chǎn)品。

動(dòng)態(tài)功耗是指邏輯門(mén)開(kāi)關(guān)活動(dòng)時(shí)的功率消耗，在這段時(shí)間內，電路的輸入輸出電容完成充電和放電，形成瞬間的軌到地的直通通路。與靜態(tài)功耗相比，通常有許多方法可降低動(dòng)態(tài)功耗。

采用正確的結構對于設計是非常重要的，最新的FPGA是90nm的1.2 V器件，與先前產(chǎn)品相比可降低靜態(tài)和動(dòng)態(tài)功耗，且FPGA制造商采用不同的設計技術(shù)進(jìn)一步降低了功耗，平衡了成本和性能。這些90nm器件都改變了門(mén)和擴散長(cháng)度，優(yōu)化了所需晶體管的開(kāi)關(guān)速率，采用低K值電介質(zhì)工藝，不僅提高了性能還降低了寄生電容。結構的改變，如增強的邏輯單元內部互連，可實(shí)現更強大的功能，而無(wú)需更多的功耗。StraTIx II更大的改變是采用了六輸入查找表（LUT）架構，能夠通過(guò)更有效的資源利用，實(shí)現更快速、低功耗的設計。

除常規的可重配置邏輯外，FPGA正不斷集成更多的專(zhuān)用電路。最先進(jìn)的PLD就集成了專(zhuān)門(mén)的乘法器、DSP模塊、可變容量RAM模塊以及閃存等，這些專(zhuān)用電路為FPGA提供了更加高效的功能?？傮w上看，采用這些模塊節約了常規邏輯資源并增加了系統執行的速度，同時(shí)可以減少系統功耗。因此更高的邏輯效率也意味著(zhù)能夠實(shí)現更小的器件設計，并進(jìn)一步降低靜態(tài)功耗和系統成本。

不同供應商所提供的IP內核對于低功耗所起的作用各有側重。選擇正確的內核對高效設計至關(guān)重要，有的產(chǎn)品將注意力集中在空間、性能和功耗的平衡上。某些供應商提供的IP內核具有多種配置（如Altera的Nios II嵌入式處理器內核采用快速、標準和經(jīng)濟等三種版本），用戶(hù)可根據自己的設計進(jìn)行選擇。例如，如果一個(gè)處理器在同一個(gè)存儲分區中進(jìn)行多個(gè)不同調用，則采用帶板載緩存的Nios II/f就比從片外存儲器訪(fǎng)問(wèn)數據的解決方案節約更多功耗。

如果用戶(hù)能夠從多種I/O標準中進(jìn)行選擇，則低壓和無(wú)端接（nON-terminated）標準通常利于降低功耗，任何電壓的降低都會(huì )對功耗產(chǎn)生平方的效果。靜態(tài)功耗對于接口標準特別重要，當I/O緩沖器驅動(dòng)一個(gè)高電平信號時(shí)，該I/O為外部端接電阻提供電壓源；而當其驅動(dòng)低電平信號時(shí)，芯片所消耗的功率則來(lái)自外部電壓。差分I/O標準（如典型值為350 mV的低開(kāi)關(guān)電壓LVDS）可提供更低的功耗、更佳的噪聲邊緣、更小的電磁干擾以及更佳的整體性能。

利用FPGA的結構來(lái)降低功耗還有賴(lài)于所使用的軟件工具。用戶(hù)可以從眾多綜合工具經(jīng)銷(xiāo)商那里進(jìn)行選擇，那些能夠使用專(zhuān)用模塊電路并智能地設計邏輯功能的綜合工具，將有助于用戶(hù)降低動(dòng)態(tài)功耗。此外，根據自己的設計，用戶(hù)可以嘗試以面積驅動(dòng)來(lái)替代時(shí)序驅動(dòng)的綜合，以降低邏輯電平。不同綜合工具的選項有所差別，因此應當了解哪個(gè)“開(kāi)關(guān)”或“按鈕”是必需的。同樣重要的還有布局與布線(xiàn)工具，一旦用戶(hù)選擇了某種特殊的FPGA，他就必須采用該供應商的布局布線(xiàn)工具。由于互連會(huì )潛在地增加功耗，因而仔細進(jìn)行布局規劃和設計尤為重要。即便設計不需要很快完成，設計者也希望盡可能地加快進(jìn)度。諸如Altera LogicLock之類(lèi)的工具所增加的設計功能可使用戶(hù)在器件定制區域內進(jìn)行邏輯分組布局，因而一旦用戶(hù)找到一種高效布局，就能很快改編為他用?！　槭乖O計消耗最小的動(dòng)態(tài)功耗，可采用優(yōu)化的算法來(lái)降低多余和無(wú)意義的開(kāi)關(guān)活動(dòng)，例如具有許多不同狀態(tài)的狀態(tài)機。一個(gè)二進(jìn)制編碼的狀態(tài)機將通過(guò)觸發(fā)器產(chǎn)生多個(gè)比特并形成組合邏輯，采用格雷碼或One-hot編碼可降低從一個(gè)狀態(tài)到另一個(gè)狀態(tài)的開(kāi)關(guān)次數。同時(shí)工程師在實(shí)現降低功耗的目標時(shí)，需要平衡格雷碼所需的額外組合邏輯，或One-hot編碼所需的附加觸發(fā)器。

數據保護和操作數隔離是另一種降低功耗的技術(shù)。在這種技術(shù)中只要沒(méi)有輸出，數據路徑算子的輸入都會(huì )保持穩定。輸入的開(kāi)關(guān)行為會(huì )波及其它電路，因此即使在忽略輸出的情況下也能消耗功率，例如某個(gè)集成了基本算術(shù)邏輯單元（ALU）的設計。通過(guò)保持輸入的穩定性（停止開(kāi)關(guān)），開(kāi)關(guān)動(dòng)作的數量就能得到減少。這種方法為每個(gè)模塊的輸入端提供了保護邏輯（觸發(fā)器和/或門(mén)電路），減少了開(kāi)關(guān)動(dòng)作，從而降低了系統整體的功耗。
在時(shí)鐘網(wǎng)絡(luò )上減少開(kāi)關(guān)動(dòng)作也可大幅降低功耗。多數可提供獨立全局時(shí)鐘的FPGA是分割為幾部分的，若一個(gè)設計間歇地采用部分邏輯，就可關(guān)掉其時(shí)鐘以節省功耗。最新FPGA中的PLL可禁止時(shí)鐘網(wǎng)絡(luò )并支持時(shí)鐘轉換，因此既可關(guān)掉時(shí)鐘也可轉換為更低頻率的時(shí)鐘。更小的邏輯部分能夠潛在地使用本地/局域時(shí)鐘來(lái)替代全局時(shí)鐘，因此不必使用不相稱(chēng)的大型時(shí)鐘網(wǎng)絡(luò )。

對易受干擾的設計而言，減少意外的邏輯干擾可大幅降低動(dòng)態(tài)功耗。意外干擾是在組合邏輯輸出時(shí)產(chǎn)生的暫時(shí)性邏輯轉換。減少這種效應的一個(gè)方法是重新考慮時(shí)序設計，以平衡時(shí)序關(guān)鍵路徑和非關(guān)鍵路徑間的延遲。用戶(hù)可在軟件工具的幫助下應用這種方法，例如某軟件可通過(guò)組合邏輯移動(dòng)寄存器的位置，以實(shí)現平衡時(shí)序。另外一種方法是引入流水線(xiàn)結構，以減少組合邏輯深度，流水線(xiàn)還有助于增加速度。第二種方法對無(wú)意外干擾設計的效果不明顯，相反還可能增加功耗。

方便快捷的精確功率估算工具，不僅有助于設計工程師對功率進(jìn)行定量評估，同時(shí)也有助于加快產(chǎn)品設計進(jìn)度。如果在初期功率評估工具和數據表中沒(méi)有實(shí)際數據，設計工程師就不能在設計階段走得更遠。獲取初期評估數據工具，可使設計人員在設計開(kāi)始之前就進(jìn)行功率估算。此外作為設計規劃，工程師可將布局和布線(xiàn)設計加載到更精確的功率評估持續當中，從而得到一個(gè)更精準的功耗描述。最好的評估工具可使仿真文件無(wú)縫集成到電源工具中，因而能夠獲得開(kāi)關(guān)功率的精確描述；若不能進(jìn)行仿真，則該工具也能自動(dòng)給出FPGA設計的評估參數。