基于FPGA的線(xiàn)陣CCD器件驅動(dòng)器及其系統控制邏輯時(shí)序的設計

1 引言

CCD(Charge Coupled Devices——電荷耦合器件)具有尺寸小、精度高、功耗低、壽命長(cháng)及電子自?huà)呙璧葍?yōu)點(diǎn)，在圖像傳感和非接觸測量領(lǐng)域得到廣泛的應用。由于CCD的轉換效率、信噪比等光電特性只有在合適的時(shí)序驅動(dòng)下才能達到設計所規定的最佳值，輸出穩定可靠的信號，因此，驅動(dòng)電路的設計也就成為其應用中的關(guān)鍵問(wèn)題之一。不同廠(chǎng)家、不同型號CCD器件的驅動(dòng)時(shí)序各不相同，使CCD的驅動(dòng)電路很難規范化和產(chǎn)品化。筆者設計的基于FPGA的驅動(dòng)電路是可再編程的，如果要改變驅動(dòng)電路的時(shí)序，增加或減少某些功能，只需對器件重新編程，在不改變任何硬件的情況下可實(shí)現驅動(dòng)電路的更新?lián)Q代。

2 CCD工作參數和時(shí)序分析

根據工程項目的技術(shù)要求，本系統選用日本TOSHIBA公司的TCDl208AP型電路作為傳感器。該器件具有優(yōu)良的光電特性，有2 160個(gè)像元，其驅動(dòng)信號的時(shí)序如圖l所示。

由TCDl208AP的時(shí)序圖可以看出，TCDl208AP采用二相驅動(dòng)脈沖工作，時(shí)序脈沖驅動(dòng)電路提供4路工作脈沖，即光積分脈沖SH，電荷轉移脈沖φ1、φ2，輸出復位脈沖RS。系統提供的主時(shí)鐘頻率CLK為4 MHz，設定數據輸出頻率為1 MHz。TCDl208AP的典型最佳工作頻率為l MHz，該器件具有2160位有效像元，正常工作時(shí)要有52個(gè)虛設單元輸出(DUMMY 0UTPUTS)信號(含暗電流信號)。因為該器件是二列并行傳輸，所以在一個(gè)周期內至少要有1 106(2 212/2=1 106)個(gè)φ1脈沖，即TSH>1106Tφ1。另外，由時(shí)序圖可以看出，當SH信號為高電平期間，CCD積累的信號電荷包通過(guò)轉移柵進(jìn)入移位寄存器，移位脈沖φ1、φ2要求保持一個(gè)高和低的電平狀態(tài)。

3 FPGA器件的選擇

根據設計要求和工程需要，本設計選用Altera公司Cyclone系列產(chǎn)品中的EPlCl2Q240C8型嵌入式可編程邏輯器件。EPlCl2Q240C8采用基于1.5 V、0.13μm及全層銅SRAM工藝，其密度增加至20 060個(gè)邏輯元件(LE)，RAM增加至288 KB。它具有用于時(shí)鐘的鎖相環(huán)、DDR SDR和快速周期RAM(FCRAM)存儲器所需的專(zhuān)用雙數據率(DDR)接口，具有在系統可編程特性。其配置方式有被動(dòng)型和主動(dòng)型，被動(dòng)型配置是在上電后由計算機通過(guò)編譯后產(chǎn)生sof文件利用專(zhuān)用的下載電纜配置電路。主動(dòng)型配置是在上電后由專(zhuān)門(mén)的可編程配置電路(EPCS4)自動(dòng)對EP1C12Q240C8電路進(jìn)行配置。

4 CCD驅動(dòng)電路設計

驅動(dòng)電路的功能是產(chǎn)生保證產(chǎn)生CCD器件正常工作的轉移時(shí)鐘、傳輸時(shí)鐘、采樣保持時(shí)鐘、復位時(shí)鐘、信號處理電路和A/D轉換電路所需要的同步脈沖、像元時(shí)鐘和箝位脈沖。只有驅動(dòng)脈沖與CCD的良好配合才能充分發(fā)揮CCD的光電轉換特性，輸出穩定可靠的光電信號。

以前采用數字邏輯電路來(lái)設計線(xiàn)陣CCD驅動(dòng)電路，由于采用多個(gè)計數器、觸發(fā)器和門(mén)電路，電路復雜，抗干擾能力差，而且時(shí)序較難配合，不易調試。如果采用FPGA驅動(dòng)方法產(chǎn)生驅動(dòng)信號，系統用同一時(shí)鐘對這4路驅動(dòng)信號進(jìn)行控制，以保證相互之間的確定時(shí)間關(guān)系，然后使用分頻器對時(shí)鐘脈沖分頻以產(chǎn)生各路驅動(dòng)信號所需的波形，產(chǎn)生如圖1所示的驅動(dòng)信號就方便得多。

該系統的設計采用Altera公司的QUARTUSⅡ開(kāi)發(fā)系統。QUARTUSⅡ開(kāi)發(fā)系統是一種全集成化的可編程邏輯設計環(huán)境，它支持硬件描述語(yǔ)言(VHDL)、狀態(tài)圖和原理圖三種輸入方式，執行編譯、邏輯綜合、仿真以及編程等功能。設計過(guò)程包括4個(gè)階段：設計輸入、設計實(shí)現、設計驗證和器件編程，如圖2所示。整個(gè)流程是一個(gè)輸入、實(shí)現、驗證的遞歸過(guò)程，直到設計正確和完整。

原理圖輸入方式簡(jiǎn)單直觀(guān)，也是最常用的。如采用硬件描述語(yǔ)言的輸入方式如VHDL或Verilog，其可移植性和可讀性都好，但綜合形成的數據格式文件往往比原理圖輸入方式更占可編程器件的資源。為了提高芯片的利用率，同時(shí)采用原理圖輸入方式還可以生成新的特殊功能模塊，鑒于系統規模不大，因此采用原理圖輸入方式進(jìn)行本系統的設計。由于TCDl208AP是二相驅動(dòng)方式，根據TCDl208AP驅動(dòng)信號的時(shí)序關(guān)系，可以確定φl=φ2=0.5 MHz，輸出復位脈沖RS=l MHz。

在確定了SH、φ1、φ2和RS的參數后，可以根據它們之間的時(shí)序關(guān)系設計硬件邏輯框圖。各路脈沖分別為RS=1 MHz，占空比為l：4，方波；φ1=φ2=0.5 MHz，占空比為1：l，方波，φ1、φ2在并行轉移時(shí)有一個(gè)大于SH=1的寬脈沖。其中的各個(gè)模塊采用VHDL語(yǔ)言進(jìn)行設計，如圖3所示。

編譯后，最后得到仿真的波形結果如圖4所示。


5 結束語(yǔ)

本設計采用QUARTUSⅡ開(kāi)發(fā)系統實(shí)現編程，完成了電路功能的設計、時(shí)序綜合與分析及文本和圖形輸入，并根據工程需要將結果下載到Altera公司的Cyclone系列FPGA芯片EPlCl2Q240C8中產(chǎn)生CCD驅動(dòng)時(shí)序，不但得到了良好的CCD輸出效果，而且大大簡(jiǎn)化電路設計，提高可靠性，降低功耗，加快研發(fā)速度。