FPGA在LVDS高速互連中的應用

高速串行互連是標志并行數據總線(xiàn)向串行總線(xiàn)轉變的技術(shù)里程碑，這種技術(shù)是減少設計師面臨的信號阻塞問(wèn)題的方法。這種轉變是由業(yè)界對系統成本和系統擴展能力的要求所推動(dòng)的。隨著(zhù)芯片技術(shù)的發(fā)展和芯片尺寸的縮小，用速率達數千兆位的高速串行互連來(lái)取代傳統的并行結構變得簡(jiǎn)單易行。

　　技術(shù)發(fā)展

低壓差分信號技術(shù)(LVDS) 是隱含在許多高速串行互聯(lián)標準定義后面的核心電子信號技術(shù)。當數據率高于3Gbps時(shí)，電流模式邏輯 (CML) 和低壓正射極耦合邏輯(LVPECL) 是關(guān)鍵技術(shù)。

功耗和數據率是取舍各種信號技術(shù)方法的關(guān)鍵因素。

為進(jìn)一步降低信令引腳的數量和信號布線(xiàn)的長(cháng)度，從而降低電路板的設計復雜程度，時(shí)鐘被嵌入到了數據中。在接收端，需要對時(shí)鐘數據進(jìn)行恢復，這種方法已經(jīng)發(fā)展成熟并被許多串行通信系統所廣泛采用。

此外，為提高抗噪能力和共模抑制能力，LVDS信號技術(shù)大多采用交流耦合。這就需要直流平衡線(xiàn)路編碼方案并保持有足夠的切換用于時(shí)鐘恢復。我們采用IBM開(kāi)發(fā)的8b/10b編碼方案或類(lèi)似的方案，將8位字轉化成10位的符號并最終用于傳輸。8b/10b編碼還包括用于同步的特殊控制字符(被稱(chēng)為“K字符”) 。

高速串行接口通常用于各種芯片之間的接口、背板的互連以及設備與設備的連接。以下是被廣泛采用的一些串行互連協(xié)議：

芯片到芯片/背板串行互連：
XAUI
Rapid I/O
SATA
PCIe
CPRI (控制設計和基站間的3G通信協(xié)議)
硬件機箱設備與設備的串行電纜接口：
HDMI, DVI, 顯示端口
USB
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高速串行協(xié)議開(kāi)發(fā)的進(jìn)展迅速，實(shí)現可靠設計解決方案成為設計師面對的挑戰，因此一種能方便進(jìn)行設計變動(dòng)、測試和調試的平臺能有效幫助客戶(hù)驗證設計以及盡快將產(chǎn)品投放市場(chǎng)。Xilinx的Virtex系列FPGA 帶有嵌入式RocketIO收發(fā)器硬內核，從而具備了這種靈活性。這種器件在一片器件中集成了最多24個(gè)RocketIO，能實(shí)現內部通道綁定的多通道方式，也可以實(shí)現去失真。

　　利用Rocket I/O內核在信號強度、信號預加重/去加重和數控阻抗方面的可編程性，很容易實(shí)現不同的I/O標準。利用FPGA來(lái)實(shí)現還可以在FPGA結構內部很快實(shí)現標準協(xié)議。高速接口意味著(zhù)器件內有大量需要處理的數據，而在FPGA內部很容易實(shí)現并行處理結構。我們相信，由于FPGA的成本已經(jīng)開(kāi)始下降且FPGA對于不斷發(fā)展的串行協(xié)議標準有更良好的適應性，將有越來(lái)越多應用采用FPGA而不是ASSP來(lái)進(jìn)行接口標準的處理。

如同高速網(wǎng)絡(luò )交換和采用多處理器結構的超級計算機一樣，在多FPGA的設計中千兆位收發(fā)器的采用是必然的。帶有RocketIO收發(fā)器的FPGA會(huì )成為連接處理器矩陣和FPGA的唯一互連選擇，以確保整個(gè)板上處理器矩陣間的數據吞吐能力。

當實(shí)現高速串行連接時(shí)，不可避免地會(huì )碰到傳輸線(xiàn)的影響和信號完整性問(wèn)題。這些都是高速互連設計中必須小心處理的難題。

時(shí)鐘源時(shí)鐘抖動(dòng)
串行數據抖動(dòng)：
總抖動(dòng)
隨機抖動(dòng)
確定性抖動(dòng)
信號調理特性
電纜和PCB布線(xiàn)中的介質(zhì)損耗
預加重和去加重驅動(dòng)器(頻率選擇性放大器和衰減器)
均衡(無(wú)源和有源均衡)
下面是一個(gè)通用數千兆位串行互連的實(shí)現框圖及相關(guān)要求。


　　調試工具

要提供一個(gè)完整可靠的解決方案，在設計調試方面的專(zhuān)業(yè)經(jīng)驗和效率都至關(guān)重要。設計人員通常需要注意板級的信號完整性，這也往往是容易出現問(wèn)題的地方。千兆位設計需要專(zhuān)門(mén)的設備來(lái)捕獲板上的高速串行信號。所以在進(jìn)行電路板設計時(shí)預留的一些方便信號探針附著(zhù)的測試點(diǎn)，以確保被測試單元在考慮負載和被施加干擾時(shí)能切實(shí)捕獲信號。

要分析速度高達3Ghz (例如PCIe，XAUI等)的串行協(xié)議，需要采樣速度20 Gs /秒以上的6Gh或更高速的數字信號分析裝置。這種范圍的儀器通常能分析和生成眼圖(Eye-Diagram)、誤碼率“澡盆”(bathtub)曲線(xiàn)圖、進(jìn)行抖動(dòng)分析和捕獲各種躍遷瞬間。

我們使用FPGA這類(lèi)可編程器件的好處之一(由于其可編程能力)是可以用它來(lái)產(chǎn)生測試信號并能象信號分析器一樣來(lái)捕獲和分析片上的信號。這就能斷開(kāi)板級信號通路進(jìn)行鏈路性能測試。Xilinx的Chipscope Pro SerialIO 工具套件中已經(jīng)包括了IBERT(內部誤碼率測試)。這就象嵌入在FPGA中的一種高速串行數據分析數字示波器。這種非常有用的方法很方便在信號的端點(diǎn)進(jìn)行板級信號完整性分析。

至于在Xilinx FPGA構造內實(shí)現的應用設計，使用ChipScope Pro Analyzer工具可以繼續進(jìn)行可視化的設計模塊調試。

高速千兆位互連必然會(huì )成為今后芯片間(chip-to-chip)、電路板間(board-to-board) 或設備間(box-to-box) 通信的發(fā)展方向。收縮技術(shù)(Shrinking technology) 提高了數據處理的速度。更高的處理速度意味著(zhù)大吞吐量數據設備需要讀入多得多的數據并且會(huì )有巨量處理后的輸出數據噴涌而出。同時(shí)，隨著(zhù)芯片因工藝的提升而進(jìn)一步縮小，在芯片中能有效地實(shí)現可以作為高速串行干線(xiàn)連接網(wǎng)關(guān)的高速串行解串器(SERDEs)和驅動(dòng)器。

差分信號技術(shù)會(huì )繼續向驅動(dòng)高達10Gbps及以上單線(xiàn)數據傳輸率的方向發(fā)展。芯片互連很快會(huì )取代并行接口，串行接口會(huì )成為普遍采用的芯片間接口。存儲器(DRAM或SRAM) 將通過(guò)高速串行存儲器接口來(lái)連接。

在電路板設計和布局時(shí)，設計人員會(huì )優(yōu)先考慮信號對的路線(xiàn)安排和如何確保信號的完整性，而不是并行總線(xiàn)的布線(xiàn)位置分配。PCB板布局設計工程師必須了解微波傳輸帶和帶狀線(xiàn)的信號完整性以及如何實(shí)現信號完整性的仿真。PCB板設計人員必須具備高頻或RF設計領(lǐng)域的知識和特殊技巧。

如同早期TTL向LVCMOS電平轉變時(shí)的情況一樣，可能會(huì )被制訂一個(gè)商定的標準，以統一芯片間高速串行互連的標準。這很像開(kāi)發(fā)一個(gè)板上的網(wǎng)絡(luò )，在不同芯片中提供了一個(gè)即插即用的接口。這種方法的好處是可以采用更少引腳數的封裝，從而減小封裝尺寸，降低封裝成本，最終降低器件成本。

當所有這一切都被充分定義和開(kāi)發(fā)后，FPGA將成為快速驗證、采納某種標準和將最新的串行互連協(xié)議生產(chǎn)化及實(shí)用化的可編程平臺。