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大幅縮減設計進(jìn)程 Cadence新設備為硬件仿真驗證提速

當前隨著(zhù)國內IC設計產(chǎn)業(yè)越來(lái)越受關(guān)注，短時(shí)間內涌現出海量的IC設計初創(chuàng )企業(yè)，對這些初創(chuàng )或者正在快速成長(cháng)的IC設計企業(yè)來(lái)說(shuō)，如何盡可能縮短設計進(jìn)程，加速設計上市時(shí)間是一個(gè)不可回避的關(guān)鍵點(diǎn)。作為當下幾乎已經(jīng)占據IC設計近60%工作量的仿真與驗證環(huán)節，如果能夠借助先進(jìn)的工具大幅縮短這個(gè)過(guò)程所需的時(shí)間，那么將為諸多IC設計企業(yè)的產(chǎn)品成功增添重要的砝碼。為了更好地提升IC設計客戶(hù)的仿真與驗證效率，三大EDA公司不斷更新各自的仿真驗證工具，希望盡可能將該環(huán)節的時(shí)間大幅壓縮，其中Cadence選擇推出下一代
關(guān)鍵字： Cadence Palladium Z2 Protium X2 仿真驗證

介紹了一種適用于5000邏輯單元以上規模電路的可配置EDA仿真驗證方法?它由可配置的測試臺生成器自動(dòng)產(chǎn)生測試臺，并管理測試向量的注人和仿真狀態(tài)的存儲
關(guān)鍵字：仿真驗證 EDA 配置

嚴格來(lái)講，FPGA設計驗證包括功能與時(shí)序仿真和電路驗證。仿真是指使用設計軟件包對已實(shí)現的設計進(jìn)行完整測試，模擬實(shí)際物理環(huán)境下的工作情況。
關(guān)鍵字：仿真驗證 ModelSim FPGA CompilerII FoundationSeries Quartus

這里我們使用一個(gè)波形發(fā)生器作為例子，來(lái)說(shuō)明如何使用Modelsim對Quartus II生成的IP Core和相應的HDL文件進(jìn)行功能仿真和時(shí)序仿真。這個(gè)例子里面使用到了由Quartus II生成的一個(gè)片上ROM存儲單元。這種存儲單元和RAM一樣，都是基本的FPGA片上存儲單元，在以后的設計里面會(huì )經(jīng)常使用到。
關(guān)鍵字：仿真驗證功能仿真 FPGA 時(shí)序仿真

隨著(zhù)設計量和復雜度的不斷增加，數字設計驗證變得越來(lái)越難，所消耗的成本也越來(lái)越高。面對這種挑戰，驗證工程師必須依靠相應的驗證工具和方法才行。對于大型的設計，比如上百萬(wàn)門(mén)的設計驗證，工程師必須使用一整套規范的驗證工具；而對于較小的設計，使用具有HDL testbench的仿真器是一個(gè)不錯的選擇。
關(guān)鍵字：仿真驗證仿真測試文件 FPGA Testbench

　　在光信號接收應用中，TIA幾乎是必不可少的。光本身為載波，載波上附帶光信號，其中光信號可能相當的微弱。比如平均值為1mA的光電流，其信號強度如果只有1μA甚至更少達到nA級情況，如何在比較大的基底電流中提取這個(gè)微弱的信號，并且保持比較高的帶寬是一個(gè)值得研究的課題，而且存在很多的實(shí)際應用
關(guān)鍵字：高靈敏度 TIA 仿真驗證

　　全球IC設計與10年之前有很大差別，那時(shí)EVE公司剛開(kāi)始設計它的第一個(gè)產(chǎn)品。在2000年時(shí)半導體業(yè)正狂熱的進(jìn)入一個(gè)新時(shí)代。　　回看那時(shí)，工藝技術(shù)是180納米及設計晶體管的平均數在2000萬(wàn)個(gè)。一個(gè)ASIC平均100萬(wàn)門(mén)，而大的設計到1000萬(wàn)門(mén)及最大的設計在1億個(gè)門(mén)。僅只有很少部分設計從功能上采用嵌入式軟件。　　驗證占整個(gè)設計周期的70%時(shí)間及僅只有在大的CPU或圖像芯片設計中才采用仿真emulation。在2000年EVE的仿真系統能夠進(jìn)行60萬(wàn)門(mén)的ASIC，幾乎己到極限。　　到2010
關(guān)鍵字：芯片設計 ASIC 仿真驗證

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