基于脈沖信號源的CPLD方法實(shí)現

單片機產(chǎn)生的脈沖信號源由于是靠軟件實(shí)現的，所以輸出頻率及步進(jìn)受單片機時(shí)鐘頻率、指令數和指令執行周期的限制。文中介紹了一種以CPLD為核心的脈沖信號源，脈沖信號源的參數(頻率、占空比)由工控機通過(guò)I/O板卡設置，設定的參數由數碼管顯示，這種脈沖信號源與其它脈沖信號發(fā)生電路相比具有輸出頻率高、步進(jìn)小(通過(guò)選用高速CPLD可提高頻率及縮小步進(jìn))、精度高、參數調節方便、易于修改等優(yōu)點(diǎn)。

1 系統組成及工作原理

脈沖信號源電路核心采用一片可編程邏輯器件EPM7128SLC84—10，它屬于A(yíng)hera公司MAX7000系列產(chǎn)品，MAX7000系列產(chǎn)品是高密度、高性能的CMOS EPLD，是工業(yè)界速度最快的可編程邏輯器件系列，它是在A(yíng)hera公司的第二代MAX結構基礎上采用先進(jìn)的CMOS EEPROM技術(shù)制造的。MAX7000系列產(chǎn)品包括MAX7000E、MAX7000S、MAX7000A，集成度為600~5 000可用門(mén)，有32～256個(gè)宏單元和36—155個(gè)用戶(hù)I/0引腳。這些基于EEPROM的器件能夠組合傳輸延遲快至5.0 ns，16位頻率為178 MHz。此外，它們的輸入寄存器的建立時(shí)間非常短，能夠提供多個(gè)系統時(shí)鐘且有可編程的速度/功率控制。

MAX7000S是MAX7000系列的增強型，具有高密度，是通過(guò)工業(yè)標準4引腳JTAG接口實(shí)現在線(xiàn)可編程的，在線(xiàn)編程電壓為5 V。EPM7128SLC84—10有128個(gè)邏輯宏單元，2 500個(gè)門(mén)電路，8個(gè)邏輯陣列塊，68個(gè)L/O管腳，速度等級為一6(傳輸延遲6 ns)，最高時(shí)鐘頻率為147.1 MHz。整個(gè)信號產(chǎn)生及數碼顯示控制電路(不包括驅動(dòng))集成在一片中。脈沖信號源電路由時(shí)鐘源、鎖存器、計數器、控制電路、驅動(dòng)電路以及數碼管動(dòng)態(tài)掃描顯示電路組成，電路框圖，如圖1所示。

時(shí)鐘電路采用80 MHz有源晶振，它為系統提供時(shí)鐘信號;鎖存器1及鎖存器2用于保存頻率及占空比數據，為16位計數器提供預置值，鎖存器位數為8位，設定的數據通過(guò)工控機輸入，由于計數器位數為16位，故需分兩次打人數據;計數器1及計數器2作為定時(shí)器，按鎖存器1、2設定的值計時(shí)，兩個(gè)計數器交替工作，即一個(gè)計數器工作而另一個(gè)計數器不工作。當工作的計數器到達計時(shí)時(shí)間后，向控制電路發(fā)出時(shí)間到信號?？刂齐娐方邮沼嫈灯靼l(fā)出的信號，停止計數器工作，并重新裝載計時(shí)數據，同時(shí)啟動(dòng)另一個(gè)計數器工作，從而產(chǎn)生規定頻率、占空比的脈沖信號，并輸出兩路脈沖信號，如圖2所示。為了提高信號源帶負載能力，輸出使用了7417367驅動(dòng)芯片增加驅動(dòng)電流。

顯示電路圖，如圖4所示，其中需要顯示的數據代碼通過(guò)工控機輸入。緩沖器74LS244用做多路開(kāi)關(guān)，當選通信號有效時(shí)，該路鎖存數據有效，數碼管顯示相應的數據。

頻率及占空比數據按如下方式計算：

設要輸出的頻率為f，占空比為D，則鎖存器1、2要設定的值分別為

其中fOSC為系統時(shí)鐘，C1、C2采用2進(jìn)制補碼。由式(1)，式(2)式可得到頻率及占空比計算式

由上式可以看出信號源最高輸出頻率取決于系統時(shí)鐘頻率，最高頻率為系統時(shí)鐘頻率的一半(C1、C2均為1)，要提高信號源輸出頻率必須提高系統時(shí)鐘頻率，既采用高頻晶振或倍頻電路。占空比取決于C1與C1+C2的比值，輸出頻率為最高頻率時(shí)，占空比為50%;同樣最小步進(jìn)也取決于系統時(shí)鐘頻率，提高系統時(shí)鐘頻率，就可使步進(jìn)縮小。

如果要信號源輸出頻率為500 kHz，占空比為0.5的脈沖波，則按式(1)、式(2)可以算出，C1=C2=HB0(16進(jìn)制數)。將C1、C2通過(guò)工控機置入CPLD中。如果C1、C2為小數，則需取整，取整后需按式(3)、式(4)重新計算頻率和占空比，算出的值為實(shí)際的頻率與占空比。

2 硬件編程

開(kāi)發(fā)軟件采用Max PlusⅡ10.2，編程采用VHlDL硬件描述語(yǔ)言。

編程采用層次結構，整個(gè)程序采用頂層模塊和底層模塊。頂層模塊，如圖4所示。底層模塊包括系統包含的各組件。

整個(gè)程序編寫(xiě)完成后進(jìn)行編譯、仿真，仿真結果，如圖5所示。編譯、仿真通過(guò)后都正確，即可通過(guò)JTAG接口將程序下載到目標板CPLD中，目標板即可使用。

3 系統控制軟件

系統控制軟件采用LabWindows/CVI編寫(xiě)，為了給鎖存器置數，可采用如下程序實(shí)現：

4 技術(shù)指標

本脈沖信號源輸出脈沖頻率：20~700 kHz，占空比：1%～40%，時(shí)鐘采用80 MHz有源晶振。在700 kHz時(shí)頻率步進(jìn)為6 kHz，20 kHz時(shí)頻率步進(jìn)為5 Hz。

5 結束語(yǔ)

由于采用了EPM7128SLC84—10作為脈沖信號源的核心。電路結構簡(jiǎn)單，頻率、占空比可任意設置，準確度高。同時(shí)操作簡(jiǎn)單方便，功能更易擴展。