基于PCI CAN的數據轉換系統設計

CAN總線(xiàn)是當前最流行的工業(yè)現場(chǎng)總線(xiàn)之一，PCI則是一種應用普遍的高速同步總線(xiàn)，具有32 bit帶寬，時(shí)鐘頻率為0～33 MHz，最大傳輸速率可達132 Mbit·s-1，廣泛應用于數字圖像、語(yǔ)音及數據實(shí)時(shí)采集與處理等領(lǐng)域。本文利用PCI9054接口芯片、FPGA、微處理器與CAN收發(fā)器實(shí)現CAN總線(xiàn)與PCI總線(xiàn)問(wèn)的快速數據交換。

1 總體設計

PCI_CAN數據轉換系統用于實(shí)現上位機的控制信息與CAN總線(xiàn)上各節點(diǎn)間的狀態(tài)、數據信息交換功能。系統通過(guò)PCI接口芯片與FPGA將上位機發(fā)出的控制信息發(fā)送給微處理器，由微處理器控制CAN收發(fā)器對CAN總線(xiàn)各節點(diǎn)進(jìn)行查詢(xún);同時(shí)CAN總線(xiàn)節點(diǎn)的狀態(tài)、數據信息上傳給CAN收發(fā)器，由微處理器控制將其送入FPGA中緩存，再由PCI接口芯片上傳至上位機做進(jìn)一步數據處理、存儲操作。

PCI_CAN數據轉換系統主要由PCI接口模塊、FPGA邏輯模塊、微處理器與CAN收發(fā)器模塊及時(shí)鐘電路4部分組成，其原理框圖如圖1所示。

PCI接口模塊完成PCI總線(xiàn)與本地總線(xiàn)間的數據交換。FPGA完成對PCI接口芯片和微處理器的邏輯控制、總線(xiàn)仲裁等任務(wù)，且與微處理器之間通過(guò)SPI方式進(jìn)行數據交換。由于CAN節點(diǎn)以“幀”為單位上傳數據，系統使用FPGA內嵌的內存塊生成FIFO，進(jìn)行數據緩存;同時(shí)上位機的控制信號只有一個(gè)長(cháng)字，無(wú)需FIFO緩存。微處理器與CAN收發(fā)器模塊接收來(lái)自上位機的控制信號，實(shí)現對各CAN節點(diǎn)的查詢(xún)、監視功能;同時(shí)控制CAN收發(fā)器，將CAN節點(diǎn)上傳的數據打包、發(fā)送至FPGA。時(shí)鐘電路由40 MHz和25 MHz軍品級晶振組成，提供PCI接口電路局部總線(xiàn)工作時(shí)鐘、FPGA主時(shí)鐘、微處理器工作時(shí)鐘。

2 模塊設計

2.1 PCI接口模塊設計

PCI9054是美國PIX公司生產(chǎn)的PCI橋接芯片，符合PCI總線(xiàn)規范，支持主模式、從模式及DMA傳輸方式，廣泛應用于嵌入式系統中。

PCI9054在本模塊中的連接框圖如圖2所示，其中PCI總線(xiàn)信號與PCI連接器相連，包括地址/數據復用信號AD[31：0]，總線(xiàn)命令信號C/BE[3：0]，PCI協(xié)議控制信號PAR、FRA ME#、IRDY#、TRDY#、STOP#、PERR#、SERR#、IDSEL;EEPR()M接口信號直接與配置芯片連接，包括EESK、EEDO/EEDI、EECS;本地總線(xiàn)信號與FPGA相連，包括地址總線(xiàn)LA[13：2]，數據總線(xiàn)LD[31：0]，LBE[3：0]#字節使能信號及控制信號LW/R#、BLAST#、READY#、ADS#。

設置PCI9054芯片的MODE[1：0]管腳，選擇工作模式為C模式;配置PCI9054相關(guān)寄存器，設置數據傳輸方式為DMA和PCI從設備方式協(xié)同操作。DMA傳輸是在PCI9054控制下，完成PCI端存儲器和LOCAL端存儲器間的大數據量傳輸。

本文選用串行EEPROM芯片93CS56L。在系統復位后，完成對PCI內部寄存器的初始化配置，包括設備標識、狀態(tài)寄存器、控制寄存器、中斷寄存器、本地總線(xiàn)上設備的地址、空間等信息。由于需要對串行EEPROM進(jìn)行寫(xiě)操作，芯片須處于可編程且非保護狀態(tài)，如圖3所示。

2.2 FPGA邏輯模塊設計

FPGA芯片選用Altera公司的Cyclone IV系列工業(yè)級芯片。EP4CE10E22I7，該芯片用戶(hù)可用管腳為92個(gè)，邏輯單元大小為10 320 bit，分布式RAM總容量144 kbit，嵌入式塊狀存儲器SRAM容量270kbit，可滿(mǎn)足設計需求;采用Verilog HDL語(yǔ)言進(jìn)行邏輯設計，FPGA邏輯功能框圖如圖4所示。

上位機需查詢(xún)CAN節點(diǎn)狀態(tài)、數據信息時(shí)，PCI9054數據傳輸方式為PCI從設備。PCI總線(xiàn)主設備，即上位機，訪(fǎng)問(wèn)PCI9054的本地空間，向內存空間寫(xiě)一個(gè)長(cháng)字的控制數據。本地總線(xiàn)將該數據讀出并發(fā)送至FPGA，通過(guò)微處理器對CAN總線(xiàn)某節點(diǎn)進(jìn)行查詢(xún)。

CAN總線(xiàn)節點(diǎn)的數據上傳功能通過(guò)PCI9054的DMA模式實(shí)現。PCI9054集成了兩個(gè)相互獨立的DMA通道，每個(gè)通道都支持塊DMA和分散/集中DMA傳輸。塊DMA傳輸由上位機提供PCI總線(xiàn)和本地總線(xiàn)的起始地址、傳輸方向及傳輸字節數。在塊DMA傳輸中，作為PCI總線(xiàn)和本地總線(xiàn)的主控設備，PCI9054使能本地總線(xiàn)的中斷等待狀態(tài);FIFO半滿(mǎn)信號HALF#有效時(shí)，FPGA拉低本地總線(xiàn)的LINT#信號，產(chǎn)生中斷;PC響應中斷，在中斷處理子程序中調用DMA程序，發(fā)起DMA傳輸;傳輸完成時(shí)，PCI9054設定DMA“傳輸結束位”結束DMA操作。

SPI接口邏輯接收、處理來(lái)自微處理器的幀數據，產(chǎn)生FIFO寫(xiě)使能信號，并將去掉幀頭后的有效數據存入FIFO;鎖相環(huán)PLL用于產(chǎn)生FIFO寫(xiě)時(shí)鐘與SPI接口邏輯主時(shí)鐘。

系統設計一次DMA傳輸數據為100 Byte，因此使用FPGA的內嵌內存塊生成FIFO。該FIFO深度為128 Byte，寬度為8 bit;且只緩存CAN節點(diǎn)的上傳數據，而不存儲上位機的查詢(xún)控制數據。本地總線(xiàn)接口邏輯單元根據控制信號、地址信號及半滿(mǎn)信號HALF#，產(chǎn)生FIFO讀使能，將有效數據傳輸至PCI9054;其中本地總線(xiàn)端時(shí)鐘信號LCLK作為FIFO讀時(shí)鐘。

2.3 微處理器與CAN收發(fā)器模塊設計

該部分電路由ARM公司的微處理器STM32F105、隔離型CAN收發(fā)器ADM3053組成，如圖5所示。

微處理器STM32F105集成CAN協(xié)議接口與SPI協(xié)議接口，可直接與CAN收發(fā)器連接，并將接收到的CAN數據、狀態(tài)信息加入幀頭，通過(guò)SPI口打包、發(fā)送到FPGA。

ADM3053集成了雙通道隔離器、CAN收發(fā)器和ADI公司的isoPower DC/DC轉換器;芯片內部振蕩器輸出一對方波，驅動(dòng)內部變壓器提供隔離電源。該器件采用5 V供電，最高工作頻率為1 Mbit·s-1，其電路設計如圖6所示，圖中CAN_P、CAN_L作為差分信號線(xiàn)，以雙絞線(xiàn)作為物理層傳輸。

3 應用軟件設計

系統設計完成后，在Windows XP操作系統下，用C語(yǔ)言編寫(xiě)應用軟件，并對系統功能與性能進(jìn)行測試，軟件界面如圖7所示。

該應用軟件發(fā)送開(kāi)始接收信號，查詢(xún)CAN節點(diǎn)數據和狀態(tài)，控制CAN節點(diǎn)向上位機發(fā)送采集到的數據與當前節點(diǎn)的狀態(tài)信息。上位機保存接收到的數據、狀態(tài)信息并對其進(jìn)行檢查，顯示出錯位置。圖7所示為進(jìn)行了105次DMA傳輸、且保存9 kB數據、對數據進(jìn)行檢查后的顯示界面。該測試過(guò)程中，CAN發(fā)送的每幀數據為0～99連續變化的數據，通過(guò)測試可以驗證接收到的數據完全正確。

4 結束語(yǔ)

設計開(kāi)發(fā)的PCI_CAN數據轉換系統，數據最高傳輸速率為1 Mbit·s-1，最遠通信距離>10 km，滿(mǎn)足CAN總線(xiàn)的性能要求。采用FPGA+PCI9054的設計使系統便于升級和移植;在多種不同型號計算機中運行，均未出現因與計算機不相容而產(chǎn)生找不到PCI卡或藍屏的現象，達到了設計和使用目的。