基于FPGA的等效時(shí)間采樣

在現代電子測量、通訊系統以及生物醫學(xué)等領(lǐng)域，經(jīng)常涉及對寬帶模擬信號進(jìn)行數據采集和存儲，以便計算機進(jìn)一步進(jìn)行數據處理。為了對高速模擬信號進(jìn)行不失真采集，根據奈奎斯特定理，采樣頻率必須為信號頻率的2倍以上，但在電阻抗多頻及參數成像技術(shù)中正交序列數字解調法的抗噪性能對信號每周期的采樣點(diǎn)數決定，采樣點(diǎn)數越多，抗噪

性能越高。當采樣信號頻率很高時(shí)，為了在被采樣信號的一周期內多采樣，就需要提高采樣時(shí)鐘的頻率，但是由于系統的ADC器件時(shí)鐘速率并不能達到要求的高頻速率或者存儲處理速度等不能滿(mǎn)足要求因此我們可以采用低速ADC器件通過(guò)等效時(shí)間采樣來(lái)對寬帶模擬信號進(jìn)行數據采集從而使系統易于實(shí)現。

1 等效時(shí)間采樣原理

等效時(shí)間采樣技術(shù)是把周期性或準周期性的高頻、快速信號變換為低頻的慢速信號。在電路上只對取樣前的電路具有高頻的要求，大大降低采樣變換后的信號處理、顯示電路對速度的要求，簡(jiǎn)化了整個(gè)系統的設計難度翻。等效時(shí)間采樣分為順序采樣(sequential equivalent sampling)、隨機采樣(random equivalent sampling)以及結合這兩種方式的混合等效采樣(compound equivalent sampling)。在文獻中分別介紹了兩種硬件實(shí)現的等效時(shí)間采樣中的順序采樣。

下面我將介紹等效時(shí)間采樣中的混合時(shí)間采樣，對于周期性信號的等效時(shí)間采樣如圖1(a)所示。

在第一周期中的橫軸(時(shí)間)的第2與第6處的時(shí)鐘上升沿對模擬信號進(jìn)行采樣，圖中的箭頭表示采樣時(shí)刻。在一個(gè)周期中可以采集兩個(gè)點(diǎn)，緊接著(zhù)在第二個(gè)周期橫軸的第11與第15處的時(shí)鐘上升沿對模擬信號進(jìn)行采樣。為了方便觀(guān)察在此將第一至第五周期的波形縱向排列?？梢钥吹降诙芷诒鹊谝恢艿牟蓸狱c(diǎn)距離各自周期起始點(diǎn)的時(shí)間晚了一個(gè)時(shí)鐘周期。第三周期比第二周的采樣點(diǎn)距離第三周期起始點(diǎn)的時(shí)間晚了一個(gè)時(shí)鐘周期。在第四周期進(jìn)行采樣時(shí)我們可以發(fā)現第二個(gè)采樣點(diǎn)已經(jīng)進(jìn)入第五周期。如果我們在第五周期周試圖繼續用以上方式進(jìn)行采樣即第五周期比第四周的采樣點(diǎn)距離起始點(diǎn)的時(shí)間晚一個(gè)時(shí)鐘周期，那么我們會(huì )發(fā)現在第五周期的采樣起始點(diǎn)采樣到的值重復了第一周期采樣到的數值。所以此時(shí)我們可以終止采樣那么我們就得到了如圖1中的第6個(gè)波形示意圖所表示的在一個(gè)周期的正弦波形中采到的8個(gè)數據點(diǎn)。

在文獻中給出了等效時(shí)間采樣中每個(gè)周期可以采集多個(gè)點(diǎn)時(shí)的理論依據，在文獻中給出了等效時(shí)間采樣中每個(gè)周期可以采集單個(gè)點(diǎn)時(shí)的理論依據。

我們通過(guò)將高頻時(shí)鐘進(jìn)行分頻已達到或者接近滿(mǎn)足處理速度時(shí)鐘要求。在圖1(b)中幅度最小的時(shí)鐘信號為采樣時(shí)鐘。由圖1(b)可以很清楚的看到分頻后的時(shí)鐘波形，分頻后的時(shí)鐘波形在時(shí)鐘的上升沿對信號進(jìn)行采樣，那么就會(huì )得到如圖1(a)中所表示的等效時(shí)間采樣。

2 基于FPGA的等效時(shí)間采樣實(shí)現

2.1 系統硬件實(shí)現框圖

系統的總體框圖如圖2，FPGA控制的等效采樣時(shí)鐘連接到ADC器件的時(shí)鐘部分，ADC器件在時(shí)鐘的控制下對寬帶模擬信號進(jìn)行采樣，采集到的數據傳送到FPGA中的FIFO，FPGA再將FPGA中FIFO的數據傳遞到USB中的FIFO，然后USB將USB中FTFO數據推送到計算機，計算機對接收到的數據進(jìn)行重構處理。對于信號周期的獲取，在電阻抗多頻及參數成像技術(shù)中采集信號的周期是由發(fā)送信號的周期決定，而對于其他復雜周期信號的周期獲得可以通過(guò)所采用的方法獲得。

2.2 等效時(shí)間采樣時(shí)鐘的程序實(shí)現

圖3展示了基于FPGA生成的等效時(shí)間采樣模塊的輸入端口與輸出端口。其中CLK表示高頻時(shí)鐘的輸入，RESET表示的是復位輸入端，FREN_CON表示的是分頻控制輸入用于控制高頻時(shí)鐘的分頻數，SANM_CONT表示的是模擬信號的周期包含多少個(gè)高頻時(shí)鐘信號的波形，CLK_ADC_OUT表示的是輸出時(shí)鐘端口，此端口連接到模數轉換器件(ADC)的時(shí)鐘輸入端口。

以下是實(shí)現等效時(shí)間采樣所需時(shí)鐘的代碼：

3 波形仿真

圖4中的波形仿真是以模擬信號的一周期等于8個(gè)CLK時(shí)鐘周期，CLK_ADC_OUT是對CLK進(jìn)行4分頻且分頻后的時(shí)鐘占空比為50%為假設的。1號箭頭指向的時(shí)鐘上升沿標志著(zhù)第一周期結束，上升沿之后進(jìn)入第二周期。同理，2號箭頭所指時(shí)鐘的上升沿標志著(zhù)第二周期的結束，上升沿之后標志著(zhù)進(jìn)入第三周期。

在第一個(gè)周期中從CLK的第一個(gè)上升沿開(kāi)始計時(shí)同時(shí)對CLK進(jìn)行分頻可以得到CLK_ADC_OUT時(shí)鐘信號，在第一周期中在CLK的第二個(gè)上升沿CLK_ADC_OUT電平翻轉(存在延時(shí))，在第二周期中在第三個(gè)上升沿CLK_ADC_OUT電平翻轉，在第三個(gè)周期中在CLK的第四個(gè)上升沿CLK_ADC_OUT電平翻轉?？梢钥闯霾ㄐ畏抡鎴D是對圖1(a)、(b)兩圖表達時(shí)鐘的實(shí)現。在這里應該注意到，在第一周期中雖然也有8個(gè)CLK的上升沿，但是并沒(méi)有表示出如1號箭頭所指CLK時(shí)鐘上升沿之后與第二周期第一個(gè)CLK時(shí)鐘上升沿之間的波形。

4 結論

本文介紹了等效時(shí)間采樣的基本原理、系統實(shí)現的具體方案。等效時(shí)間采樣技術(shù)實(shí)現了利用低速的ADC器件對寬帶模擬信號的采集，降低了系統對ADC器件的要求以及系統實(shí)現的復雜度。本文介紹的等效時(shí)間采樣技術(shù)由于使用了FPGA采樣技術(shù)，使得在被采樣信號的一個(gè)周期中相較于一個(gè)周期僅能采集一個(gè)點(diǎn)的順序等效時(shí)間采樣有很大的提高，并且可以控制被采集信號一個(gè)周期中的采集點(diǎn)數從而可以根據后續器件處理速度實(shí)現變頻控制采樣。通過(guò)FPGA實(shí)現等效采樣時(shí)間，降低了系統實(shí)現的復雜度，同時(shí)可以十分方便的對代碼進(jìn)行修改使系統的調試更加簡(jiǎn)便。