基于FPGA流水線(xiàn)結構并行FFT的設計與實(shí)現

離散傅里葉變換DFT在通信、控制、信號處理、圖像處理、生物信息學(xué)、計算物理、應用數學(xué)等領(lǐng)域中有著(zhù)廣泛的應用。FFT算法是作為DFT快速算法提出的，它將長(cháng)序列的DFT分解為短序列的DFT，大大減少了運算量。FFT的FPGA實(shí)現同時(shí)具有軟件編程的靈活性和ASIC電路的快速性等優(yōu)點(diǎn)，成為快速實(shí)時(shí)實(shí)現FFT的一種重要手段。文章意在設計一種高速率高吞吐率的FFT處理器，以滿(mǎn)足實(shí)時(shí)處理要求。

1 數學(xué)模型

FFT的基本思想是利用旋轉因子的周期性、對稱(chēng)性和可約性將一個(gè)長(cháng)度為N的序列的DFT逐次分解為較短的DFT來(lái)計算，而總的運算次數比直接DFT運算要少得多，達到提高速度的目的。根據旋轉因子的周期性、對稱(chēng)性和可約性，我們可以得到如式(1)的一系列有用結果。

2 結構說(shuō)明

2.1 流水線(xiàn)結構

硬件結構實(shí)現FFT的常用形式有4種：遞歸結構，流水線(xiàn)結構，并行迭代結構和全并行結構。設計采用流水線(xiàn)結構，流水線(xiàn)結構一般在FFT實(shí)現的每一級均采用一個(gè)運算單元，前一級算結果直接用于下一級運算而無(wú)需等到本級運算全部完成，因此，可提高運算速度。遞歸結構的運算的時(shí)間較長(cháng)，并行迭代結構對數據存取帶寬要求很高，全并行結構資源消耗過(guò)大，均不適用。

2.2 并行處理

FFT作為時(shí)域和頻域轉換的基本運算，是數字頻譜分析的必要前提，超級的運算能力在雷達處理、觀(guān)測、跟蹤、定時(shí)定位處理、高速圖像處理、保密無(wú)線(xiàn)通訊和數字通信、濾波等的應用上極為強烈，而實(shí)時(shí)系統對FFT的運算速度要求更高。提高FFT速度的一種有效解決方法是并行運算，如采用多個(gè)蝶形運算單元并行處理。

綜上，設計選取流水結構，4路并行處理結構。

3 硬件設計

3.1 邏輯設計

FFT邏輯框架如圖1，為了構造高速率高吞吐量的FFT，設計4路并行輸入輸出，采用基4與基2混合FFT，FFT512采用基4蝶形算法，其余則采用基2蝶形算法。

流水結構的FFT處理器的基本結構如圖2所示。實(shí)際設計由3個(gè)部分組成：運算單元、數據交換單元和重排單元。

運算單元完成蝶形運算，是處理器的核心，其運算速度直接決定整個(gè)FFT處理器的速度。由于4組輸入數據同時(shí)進(jìn)入蝶形運算，所以處理速度為串行的4倍。其中，每個(gè)蝶形單元均采用流水線(xiàn)技術(shù)設計。運算單元啟動(dòng)后，每個(gè)周期處理4組數據，完成4輸入4輸出的FFT。

數據交換單元是處理器的關(guān)鍵，實(shí)現對前一級蝶形運算單元輸出數據的交換，以滿(mǎn)足下一級蝶形運算的配對需求。實(shí)現方法為每一級的輸入均采用順序輸入，內部用FIFO緩存數據，按照逆序形式配對數據，等待數據到來(lái)，將加法結果輸出，減法結果存至FIFO中，待加法結果輸出完畢，繼續輸出減法結果，如此輸出結果即為順序輸出。

數據重排單元負責對最終計算結果進(jìn)行重新排序，以實(shí)現自然序數輸出。512點(diǎn)基4框架圖如圖3所示，在512基4運算完成后，輸出數據的順序并不是所需順序，需要進(jìn)行調整，由輸入數據與輸入數據的地址特點(diǎn)發(fā)現，倒序RAM的讀地址即完成順序輸出。

3.2 時(shí)序設計

流水示意圖如圖4所示，詳細說(shuō)明如下：

FFT64模塊的5級流水：第1級，前64組輸入數據的實(shí)部、虛部均寄存在FIFO中，當第65組數據到來(lái)時(shí)，與FIFO中寄存的第一組數據做蝶形運算，將相減的結果繼續存在FIFO中待用，相加運算將在第二級進(jìn)行;第2級，前64個(gè)周期，做蝶形加法，結果記為add，第65個(gè)周期起，從FIFO中讀數給add;第3級，前64個(gè)周期，add賦給第一級緩存寄存器，第65個(gè)周期起，把add賦給乘法器的輸入端;第4級，前64個(gè)周期，把第一級緩存寄存器賦值給第二級緩存寄存器，第65個(gè)周期起，做乘法運算;第5級，前64個(gè)周期，把第二級緩存寄存器的值賦給輸出端，第65個(gè)周期起，把乘法器輸出累加的結果賦給輸出端;

FFT512模塊的6級流水：第1級，當輸入有效信號拉高時(shí)，將第一組輸入數據放入第一級緩存器中，寄存第二至四組數據，待接乘法器輸入端。同時(shí)，從rom中讀取旋轉因子;第2級，第一路緩存至第二級緩存中，其余三路做乘法運算;第3級，第一路緩存至第三級緩存中，其余三路做復數乘法的加法運算;第4級，四路數據均做緩存;第5級，做如圖3中的第一個(gè)蝶形運算。其中，乘以-j運算可以用顛倒相加來(lái)完成，如此可以節省乘法器資源;第6級，做如圖3中的第二個(gè)蝶形運算，同時(shí)將輸出有效信號拉高。

FFT32、FFT16、FFT8、FFT4、FFT2、FFT1與FFT_64流水原理一致，只是控制位數不同，其分別為32、16、8、4、2、1。

4 驗證設計

Testbench是一種驗證手段，通常包含3個(gè)部分，激勵生成、待測設計、輸出校驗。針對設計搭建的testbench如圖5所示，從文件中讀取向量i_data_real、i_data_imag，經(jīng)過(guò)FFT處理得到結果o_data_relal、o_data_imag，并根據end信號將向量寫(xiě)入相應文檔中，與正確結果進(jìn)行比對。

5 仿真結果

ISE仿真波形如圖6所示，輸出文件經(jīng)與MATLAB對比驗證正確。圖(1)為整體仿真波形，輸出有效信號拉高后，數據連續輸出。圖(2)為FFT 512模塊局部仿真波形，輸入有效信號拉高后，第6個(gè)周期輸出有效，與分析的流水級數相吻合。

6 綜合結果

綜合后得到資源利用情況如表1，我們發(fā)現，并行處理帶來(lái)面積的增大，如何在實(shí)際問(wèn)題中平衡速度與面積尤為重要。

7 結束語(yǔ)

文章用FPGA實(shí)現了512點(diǎn)FFT處理器，采用Verilog硬件描述語(yǔ)言進(jìn)行RTL級描述，并完成綜合、布局布線(xiàn)。經(jīng)過(guò)ISE仿真，結果與MATLAB仿真輸出結果吻合。處理器先采用時(shí)域基2蝶形算法，后采用時(shí)域基4蝶形算法，并行處理4個(gè)蝶形運算單元，并同時(shí)采用流水線(xiàn)結構，大幅度提高了處理器速度，可進(jìn)行實(shí)時(shí)FFT運算。在設計中用FIFO存儲中間數據，并將旋轉因子固定為乘法器IP的常數系數，以進(jìn)一步提高處理器的速度。因為采用并行結構，所以FPGA硬件資源消耗較多，系統功耗也相應增大，如何根據系統實(shí)際需求找到速度與資源的平衡至關(guān)重要。