基于FPGA的天線(xiàn)選通電路設計

某定向設備采用多普勒效應測向原理，即當天線(xiàn)振子做圓周運動(dòng)時(shí)，天線(xiàn)振子本身與目標信號源就會(huì )產(chǎn)生相對速度，使振子感應到的信號產(chǎn)生了多普勒頻移，通過(guò)對振子感應信號相位的處理，從而達到測向的目的。而為了提高天線(xiàn)系統的可靠性、穩定性以及數據處理的可行性，采取的措施是利用脈沖電信號依次打通天線(xiàn)8根振子，通過(guò)取樣的步進(jìn)方式代替振子的機械圓周旋轉，因此設計一個(gè)穩定可靠的天線(xiàn)選通電路就成為了系統的首要目標。傳統的方式一般都是采用數字集成塊電路實(shí)現，一方面需要的集成塊較多，電路板較大;二是容易受到外界的影響，脈沖的相位對準相對較難。為了解決以上問(wèn)題，本文采用FPGA技術(shù)，對此電路進(jìn)行了重新設計，并在電路設計過(guò)程中利用Quartus II軟件對設計電路進(jìn)行了功能的模擬仿真，提高了電路設計的可靠性，簡(jiǎn)化了電路設計與調試的難度，縮短了開(kāi)發(fā)周期，有效的降低了開(kāi)發(fā)成本，提高了設備生產(chǎn)、升級換代的效率。

1 電路設計

1.1 設計思想

本電路采用典型的自頂向下(Top—Down)設計結構。就是從系統總體要求出發(fā)，在頂層進(jìn)行功能結構的劃分和設計，在方框圖一級進(jìn)行仿真與糾錯，并用硬件語(yǔ)言對高層次的系統行為進(jìn)行描述，在系統一級進(jìn)行驗證。這樣以來(lái)，有利于早期發(fā)現結構設計中的失誤，避免設計浪費，同時(shí)減少了邏輯功能的仿真量，提高了設計的一次性成功率。

具體到本電路的設計，由于信號源采用的是規格為1224 kHz晶振，所要得到的打通天線(xiàn)振子的脈沖信號是8路有效電平依次到達的脈沖信號，即要求8路脈沖信號的相位依次嚴格對應。最后對低電平有效的打通脈沖進(jìn)行反向驅動(dòng)放大，從而得到我們所需要的天線(xiàn)打通脈沖，控制天線(xiàn)振子依次導通，實(shí)現多普勒效應測向。結合以上對電路功能的基本分析，利用自頂向下結構對電路進(jìn)行設計，從輸入輸出信號關(guān)系看，需要由頻率高的信號得到信號較低的信號，因此，首先需要對信號進(jìn)行分頻，同時(shí)由于信號源產(chǎn)生的是1路脈沖信號，而要得到的是8路打通信號，所以電路還要包括一個(gè)8分路的功能電路，具體可以采用計數、譯碼器來(lái)實(shí)現。

通過(guò)以上的分析，將電路整體功能分步、分模塊實(shí)現，首先進(jìn)行分頻，將晶體振蕩器信號進(jìn)行分頻，初步得到一路1.36 kHz方波信號，然后再將此一路方波信號分成8路170Hz打通脈沖信號，并使8路脈沖信號的有效電平依次出現，嚴格對準，保證在同一時(shí)間內只且只有一根振子被打通，從而滿(mǎn)足系統的要求，綜上所述，本電路中要包含分頻模塊、計數模塊和譯碼模塊(分路)以及外圍電路。

1.2 硬件電路原理示意圖

根據設計思想中對電路設計的分析，信號源和反向驅動(dòng)放大電路為外圍電路，中間對信號的處理通過(guò)FPCA來(lái)實(shí)現，具體示意圖如圖1所示。

1.3 FPGA電路的VHDL編程實(shí)現與分析

本文中電路采用了典型的Top-Down設計結構，也就是將電路分解成幾個(gè)相對獨立的功能模塊，通過(guò)VHDL編程實(shí)現后，生成獨立的元件，然后在TOP結構下調用生成的功能模塊或庫中已有的模塊，完成所要設計的電路，從而滿(mǎn)足電路功能的要求。因此電路可以分解成了分頻模塊和計數譯碼模塊(8分路)兩大獨立的設計單元，具體實(shí)現如下。

1.3.1 分頻模塊

設備中信號源頻率為1 224 kHz，因此要得到1.36kHz信號，就是對信號進(jìn)行900分頻。通過(guò)VHDL語(yǔ)言可以直接實(shí)現900分頻，并得到占空比為1：1的分頻信號，但此方案過(guò)程中計數值較大，不利于電路實(shí)現，因此本文中采用多級分頻電路串聯(lián)的方式來(lái)實(shí)現，即采用三級分頻電路，第一級實(shí)現9分頻(輸出信號占空可以為1：1，也可以不是)，后兩級采用10分頻(輸出信號占空比1：1)，避免了單個(gè)過(guò)程計數過(guò)大的缺點(diǎn)，同時(shí)也滿(mǎn)足系統設計的需要。其中9分頻具體程序(占空比不是1：1)如下：

源代碼：

以上是9分頻模塊的源代碼，輸出信號占空比不是1：1，但不影響后面對信號的處理。在10分頻模塊中采用輸出占空比為1：1的方式，具體實(shí)現代碼如下。

源代碼：

1.3.2 計數譯碼模塊

要將1.36 kHz方波信號轉換成8路170 Hz的打通脈沖信號，可以通過(guò)計數和譯碼來(lái)實(shí)現。具體模塊設計為采用三位輸出的計數器和3—8譯碼器。其中VHDL源程序可以引用現成的標準源代碼來(lái)實(shí)現，也可以根據實(shí)際情況自行編寫(xiě)，比較簡(jiǎn)單，這里不再羅列。同時(shí)對于計數、譯碼這樣的通用模塊，可以在Top結構中直接從庫中調用。

2 電路的功能仿真及結果

2. 1 電路功能仿真

本電路的設計采用了Quartus II軟件進(jìn)行功能仿真。Quartus II是Altera提供的現場(chǎng)可編程門(mén)陣列(FPGA)和復雜可編程邏輯器件(CPLD)開(kāi)發(fā)綜合環(huán)境。Quartus II支持Altera的IP核，包含了LPM/MegaFunetion宏功能模塊庫，使用戶(hù)可以充分利用成熟的模塊，簡(jiǎn)化了設計的復雜性，加快了設計速度。此外，Quartus II通過(guò)和DSP Builder工具與Matlab/Simulink相結合，可以方便地實(shí)現各種DSP應用系統。其支持Altera的片上可編程系統開(kāi)發(fā)，集系統級設計、嵌入式軟件開(kāi)發(fā)、可編程邏輯設計于一體，是一種綜合性的開(kāi)發(fā)平臺，適用于實(shí)際電路的設計與仿真，可以大大縮短電路開(kāi)發(fā)的周期，提高設計的效率。

在分層電路設計中，Quartus II可以采用兩種結構。第一種結構就是每個(gè)模塊分別建立一個(gè)工程文件，在每個(gè)工程中分別調試單元電路，調試通過(guò)后，生成器件，然后再TOP中調用元件即可;另一種就是所有模塊文件統一放在一個(gè)工程文件中，每個(gè)模塊調試時(shí)設置成置頂即可，相互之間沒(méi)有影響，然后生成器件在Top文件中進(jìn)行調用。本文電路的設計與仿真采用了第二種方法，統一放置在一個(gè)工程文件中，便于文件的管理，提高了設計與仿真過(guò)程的效率。

對于TOP-Down結構，頂層設計有兩種輸入方式，一種是采用VHDL語(yǔ)言編程，利用例化語(yǔ)句將各個(gè)組成模塊進(jìn)行邏輯連接，從而實(shí)現電路功能;另一種方式就是采用電路圖輸入方式，分別調用庫中已有或編程生成的器件，最終實(shí)現電路設計實(shí)現。本文設計電路采用原理圖輸入的方式，在Top結構中最后形成的電路原理圖如圖2所示。

2.2 仿真結果與分析

2.2.1 分頻模塊仿真結果

本電路中共有3級分頻電路，采用串聯(lián)方式連接，分別為一級9分頻和兩級10分頻，需要得到占空比為1：1的信號，因此10分頻電路輸出必須為占空比為1：1的方波信號，單10分頻模塊仿真結果如圖3所示，能夠得到占空比1：1的方波信號，滿(mǎn)足了電路的設計要求。

2.2.2 選通電路仿真結果

從上文中可以知道，設計天線(xiàn)選通電路的目的就是產(chǎn)生8路天線(xiàn)打通脈沖，且有效脈沖應該是依次出現的，每一時(shí)刻有且僅有一路信號是有效的，同時(shí)還應按照順序依次有效。本設計總體電路功能仿真結果如圖4所示。從仿真結果中可以看出，在輸入一路時(shí)鐘(CLK)信號的情況下，8路輸出端中每一時(shí)刻僅有1位為0，也就是1位有效，且為0的位是按順序依次出現的，因此電路設計輸出結果滿(mǎn)足系統對電路的要求，同時(shí)也說(shuō)明電路設計是成功的。

3 結論

本文采用VHDL語(yǔ)言的層次化和模塊化的設計方法，對系統的邏輯行為進(jìn)行描述，然后通過(guò)綜合工具進(jìn)行結構的綜合、編譯、仿真，可在短時(shí)間內設計出高效、穩定、符合要求的電路系統，而且在不變化頂層文件的情況下即可任意升級、完善模塊電路。硬件描述語(yǔ)言VHDL為設計提供了更大的可移植性和可擴展性，使程序具有更高的通用性，較好的達到了系統對本電路的要求。同時(shí)，基于VHDL語(yǔ)言的FPGA技術(shù)是近年來(lái)新興技術(shù)，功能強大，速度快，應用領(lǐng)域光，在軍事、醫療、通信、視頻技術(shù)等領(lǐng)域都得到了廣泛的應用。雖然目前利用FPGA成本偏高，但是隨著(zhù)產(chǎn)量的增加和應用的進(jìn)一步拓展，成本必將進(jìn)一步降低。因此，本文中電路設計采用了FPGA技術(shù)，符合設備未來(lái)發(fā)展需求，為將來(lái)設備的升級換代提供了必要保障。