交錯雜散： 時(shí)序不匹配

交錯ADC之間存在著(zhù)多種不匹配的現象，如失調和增益不匹配。 此外，時(shí)序不匹配的校準方法也得到了工程師們的廣泛關(guān)注。

而在尋找解決方案之前，必須首先了解目前所面對的是什么，到底需要解決什么問(wèn)題。 就像建筑工人澆水泥打基礎之前要由建筑師繪制好圖紙一樣，工程師必須了解交錯雜散，然后才能?chē)L試進(jìn)行校準。

就像增益不匹配必須施加一個(gè)輸入信號，才能查看輸出頻譜中的相關(guān)雜散一樣。 時(shí)序不匹配有兩個(gè)分量：ADC模擬部分的群延遲和時(shí)鐘偏斜。 ADC中的模擬電路具有相關(guān)的群延遲，兩個(gè)ADC的群延遲值可能不同。

此外還有時(shí)鐘偏斜，它也包括兩個(gè)分量：各ADC的孔徑不確定性和一個(gè)與輸入各轉換器的時(shí)鐘相位精度相關(guān)的分量。 圖1以圖形說(shuō)明ADC時(shí)序不匹配的機制和影響。 結果發(fā)現： 最終雜散位于fS/2 ± fin，這與增益不匹配所產(chǎn)生的雜散剛好位于輸出頻譜中的同一點(diǎn)。

與增益不匹配雜散相似，時(shí)序不匹配雜散也與輸入頻率和采樣速率相關(guān)。 更重要的是，它與增益不匹配所引起的雜散恰好出現在同一位置(fS/2 ± fin)。

為了最大程度地降低時(shí)序不匹配引起的雜散，需要利用合適的電路設計技術(shù)使各轉換器模擬部分的群延遲恰當匹配。 此外，時(shí)鐘路徑設計必須盡量一致以使孔徑不確定性之差達到最小。 請記住，必須精確控制時(shí)鐘相位關(guān)系，使得兩個(gè)輸入時(shí)鐘盡可能相差180°。

與其他不匹配一樣，目標是盡量消除引起時(shí)序不匹配的機制。 前期控制這些不匹配的工作做得越好，后期的校準工作就會(huì )越容易。

正如之前所提到的，澆水泥打基礎之前，務(wù)必制定好完備的計劃。 時(shí)機成熟后，還必須考慮如何打好基礎，為日后的摩天大樓提供堅實(shí)的依托。 對工程師而言，基礎工作就是了解所有這些不匹配，明白目前所面臨的問(wèn)題。