SDSoC開(kāi)發(fā)環(huán)境能為您帶來(lái)什么？

　　Software Define 的概念

　　近年來(lái)“Software Define ” 軟件定義這個(gè)詞持續火熱，全球知名技術(shù)研究和咨詢(xún)公司Gartner早在對2014年最有戰略意義的十大技術(shù)與趨勢做出預測時(shí)，便提出了軟件定義一切(Software Defined Anything)的概念，他們預測這類(lèi)技術(shù)會(huì )在未來(lái)三年里擁有巨大潛力，并在同行業(yè)中產(chǎn)生重大影響。兩年后的今天回顧這一概念和技術(shù)的發(fā)展，不難看出，Software Define的確成為了行業(yè)風(fēng)向標，其應用可謂無(wú)處不在。

　　相信一直關(guān)注賽靈思技術(shù)動(dòng)向的工程師們對SDx這個(gè)詞并不陌生，概括來(lái)講，Xilinx的SDx指的是一系列新工具，專(zhuān)為系統和軟件工程師而設計，可以使那些只有很少或根本沒(méi)有FPGA設計經(jīng)驗的研發(fā)人員直接使用高級編程語(yǔ)言在強大的可編程硬件上進(jìn)行設計，并且與那些嵌入芯片內部的或是在片外連接的業(yè)界標準處理器例如ARM或x86一起協(xié)同工作。 可以看到SDx系列目前有三個(gè)主要成員，包括SDSoC、SDAccel和SDNet。

　　SDSoC? 開(kāi)發(fā)環(huán)境允許嵌入式和應用軟件開(kāi)發(fā)人員更廣泛的利用Zynq? SoC和MPSoCs的性能，提供超過(guò)100倍的軟件性能加速。

　　SDAccel? 開(kāi)發(fā)環(huán)境針對的是OpenCL?，C和C ++的設計應用，與那些CPU和GPU在數據中心和醫療影像等領(lǐng)域的實(shí)現方案相比，利用FPGA進(jìn)行加速可獲得高達25倍的性能功耗比提升。

　　SDNet是“軟”定義網(wǎng)絡(luò )的解決方案。具體來(lái)說(shuō)就是SDNet結合賽靈思的全面可編程器件，打造出了“軟”定義網(wǎng)絡(luò )這樣的交叉技術(shù)，從而將可編程能力和智能化功能從控制層擴展至數據層，不僅支持SDN，而且還可以突破性地支持任何軟件定義網(wǎng)絡(luò )架構。

　　從以上簡(jiǎn)要的介紹可以看出SDx系列的三個(gè)工具所針對的器件與市場(chǎng)各有側重，但總體上都是面向軟件和系統工程師的全面可編程抽象化設計工具，是賽靈思業(yè)界領(lǐng)先技術(shù)實(shí)力的進(jìn)一步體現。

　　其中，專(zhuān)門(mén)用作提高賽靈思異構Zynq SoC以及MPSoC的設計生產(chǎn)力而生的SDSoC開(kāi)發(fā)環(huán)境就是這篇短文將要介紹的重點(diǎn)，在以下的篇幅中，我們會(huì )為大家分析SDSoC主要針對的市場(chǎng)和應用，SDSoC的各種創(chuàng )新，應用SDSoC的好處和優(yōu)勢等。

　　Vivao HLS

　　我們今天的主要內容是介紹SDSoC，但在開(kāi)始之前，需要提一下Vivado HLS這個(gè)在高級抽象語(yǔ)言與底層硬件描述語(yǔ)言之間架起了一座橋梁的高階綜合工具。

　　相信大部分賽靈思的用戶(hù)對Vivado HLS已經(jīng)不再陌生，甚至有可能已經(jīng)是HLS的用戶(hù)。的確，經(jīng)過(guò)了三四年的上市推廣，Vivado HLS早已不再是一個(gè)全新的工具，我們已經(jīng)有超過(guò)1000家成功的客戶(hù)。HLS的靈活性和生產(chǎn)力優(yōu)勢是顯而易見(jiàn)的，甚至賽靈思的IP開(kāi)發(fā)部門(mén)在交付Vivado 2015.1版本及以后的部分視頻IP時(shí)也都是使用HLS從C/C++語(yǔ)言開(kāi)始設計。

　　Vivado HLS可以在很短的時(shí)間內生成與手工編碼質(zhì)量相當的RTL代碼，并且允許用戶(hù)將同樣在C測試平臺生成的測試向量用在C仿真和RTL驗證中，從而大幅加速驗證過(guò)程。對那些使用C / C ++描述規范的算法設計類(lèi)客戶(hù)來(lái)說(shuō)，這是理想的解決方案，可以將其已有的各類(lèi)浮點(diǎn)或定點(diǎn)算法無(wú)縫實(shí)現到FPGA硬件中，比較典型的應用就是各類(lèi)視頻運算、加解密等DSP算法等等。

　　使用Vivado HLS可以實(shí)現真正意義上基于C語(yǔ)言的IP，通過(guò)HLS，我們可以把用戶(hù)的C/C++以及System C算法以VHDL或Verilog的形式輸出，然后通過(guò)Vivado IPI或SysGen等賽靈思的工具，整合到你的FPGA設計工程中去。也就是說(shuō)，使用Vivado HLS可以更便捷高效地完成從高階抽象語(yǔ)言C/C++到賽靈思FPGA可編程邏輯硬件的設計實(shí)現過(guò)程。

　　Vivado HLS不僅是簡(jiǎn)單的翻譯工具或是綜合工具，更為重要的是，我們可以將其產(chǎn)生的RTL以IP的形式導出到Vivado IPI中，或者直接調用HLS生成的RTL文件到另一個(gè)RTL項目，甚至是輸出到DSP設計的SysGen工程中。

　　Zynq SoC 器件架構

　　以下圖片展示了賽靈思Zynq SoC器件的架構圖。SDSoC所針對的器件就是包括Zynq SoC和下一代的MPSoC在內的多核異構可編程邏輯芯片。

　　Zynq-7000 系列是賽靈思推出的業(yè)界第一款將ARM A9雙核處理器與28nm低功耗可編程邏輯緊密集成在一起的SoC產(chǎn)品。從圖中可以可以看出左上角處理器所在的區域稱(chēng)作Processing System即PS，而其余可編程邏輯所在的區域則稱(chēng)作Programmable Logic即PL。

　　位于PS側的ARM內部用硬件實(shí)現了AXI總線(xiàn)協(xié)議，提供GP、HP和ACP等性能各不相同的數個(gè)物理接口。而PL側則需要使用可編程邏輯來(lái)搭建相應的AXI接口。在具體設計時(shí)，可以在Vivado IPI中使用賽靈思提供的IP如AXI-Stream等等來(lái)實(shí)現。此外，軟硬件之間有數據交互的設計就牽扯到在軟硬件之間如何進(jìn)行數據搬移，這種情況下，我們還需要一個(gè)或數個(gè)DataMover，這也同樣需要在PL側使用可編程邏輯來(lái)搭建。

　　Zynq SoC 開(kāi)發(fā)流程

　　之所以要花幾頁(yè)篇幅來(lái)介紹Vivado HLS的作用與Zynq的架構，就是為了更清楚地描述全面可編程Zynq SoC的開(kāi)發(fā)流程。

　　對于以C/C++等高階語(yǔ)言為起點(diǎn)來(lái)進(jìn)行SoC開(kāi)發(fā)的用戶(hù)來(lái)說(shuō)，由C/C++算法開(kāi)始，首先需要對軟硬件進(jìn)行分區，選擇哪些部分放入PL側進(jìn)行加速，哪些部分仍然在PS側用軟件實(shí)現。對那些指定到放入可編程邏輯上用于硬件加速的部分，還需要完成C代碼到RTL IP的轉換。接下來(lái)，就是完成軟/硬件之間的連接，包括使用怎樣的DataMover、PS與PL之間的接口如何配置等，接下來(lái)還要完成配套的軟件驅動(dòng)程序。所有這些往往牽扯到數個(gè)不同團隊和專(zhuān)業(yè)人員的通力合作，需要通過(guò)數次迭代來(lái)探索最佳的實(shí)現方案和系統架構。這個(gè)流程圖很清晰地描繪了SoC的開(kāi)發(fā)流程，每一步都是耗時(shí)耗力的工作。

　　不使用SDSoC的開(kāi)發(fā)流程

　　具體到每一步的工作來(lái)看，傳統的Zynq設計流程大致分為五個(gè)步驟：

　　首先，系統架構師來(lái)決定將哪些部分用于軟件實(shí)現，哪些部分放入硬件加速，即所謂的軟硬件分區。劃分為硬件實(shí)現的功能將需要使用RTL代碼來(lái)開(kāi)發(fā)，或是使用HLS將C/C++代碼綜合成Vivado中可實(shí)現的IP。然后，要在Vivado IPI中搭建DataMover和接口。后是應用軟件和驅動(dòng)程序的開(kāi)發(fā)。

　　這無(wú)疑是一個(gè)十分耗時(shí)的過(guò)程，需要多個(gè)部門(mén)和團隊之間的設計切換。有時(shí)候，即便這樣完成后的設計可以正常工作，卻可能無(wú)法滿(mǎn)足你在吞吐量、延遲或面積等方面的設計性能要求。此時(shí)就可能需要通過(guò)修改系統連接來(lái)重新搭建硬件架構來(lái)對系統性能進(jìn)一步優(yōu)化。但這么做，又將導致軟件應用程序和驅動(dòng)程序的變化。因此，你往往需要與多個(gè)軟件和硬件團隊緊密合作，通過(guò)多次迭代設計來(lái)試著(zhù)滿(mǎn)足最終需求。

　　在某些情況下，設計不能滿(mǎn)足你的性能要求的原因在于 軟件性能不夠，或是硬件的占用率太高。這時(shí)候，你就需要返回到最初的設計，重新修改軟/硬件分區方案，然后前面所說(shuō)的硬件實(shí)現，系統連接，軟件驅動(dòng)等所有步驟都要重新再來(lái)一邊，這勢必要求更多的團隊一起配合，改變設計來(lái)探索另一種架構，而且可能面臨更多次的設計迭代，進(jìn)一步拉長(cháng)設計周期。

　　毫無(wú)疑問(wèn)，用在系統優(yōu)化上的時(shí)間對time-to-market的影響巨大。此外，我們也注意到在Zynq SoC的設計中，用戶(hù)最關(guān)注的部分往往是算法的最終實(shí)現和算法模塊的優(yōu)化，包括IP或是軟件功能塊。因此，SDSoC的設計理念也致力于解決這些用戶(hù)最關(guān)注的問(wèn)題。

　　應用了SDSoC的開(kāi)發(fā)流程

　　如下圖所示，在應用了SDSoC的Zynq設計流程中，工具可以自動(dòng)搭建軟硬件之間的通訊部分，包括DataMover、軟件驅動(dòng)程序和硬件連接接口。工具還可以將整個(gè)開(kāi)發(fā)過(guò)程抽象到C/C++的應用層面，以C/C++為起點(diǎn)來(lái)進(jìn)行算法開(kāi)發(fā)，當然，工具也可以調用以傳統的IP方法開(kāi)發(fā)的算法模塊，包括已經(jīng)由Vivado HLS轉換后的RTL IP，也包括那些本身就由Verilog或VHDL硬件描述語(yǔ)言編寫(xiě)的IP。在調用這類(lèi)IP時(shí)，只需將其封裝為C可調用庫的形式即可。 在SDSoC中，我們能夠輕松進(jìn)行軟件/硬件的劃分，用戶(hù)僅需在圖形化界面中用鼠標單擊指定那些需要進(jìn)行硬件加速的模塊即可。

　　相比較傳統SoC設計流程，SDSoC通過(guò)自動(dòng)生成硬件連接和軟件驅動(dòng)程序大大簡(jiǎn)化了Zynq SoC和MPSoC的開(kāi)發(fā)過(guò)程。它會(huì )自動(dòng)調用Vivado HLS來(lái)將那些用C/C++開(kāi)發(fā)的算法模塊轉化為Vivado可綜合的RTL IP，它也可以將那些已經(jīng)優(yōu)化過(guò)的HDL IP模塊通過(guò)C可調用庫的方式進(jìn)行重用。用戶(hù)可以在軟件中通過(guò)簡(jiǎn)單點(diǎn)擊某個(gè)功能塊將其應用到PL上進(jìn)行加速來(lái)迅速修改軟/硬件的分區，因此，它也有助于系統架構設計人員運行快速假設性分析來(lái)評估系統的性能和面積。

　　在應用SDSoC之后，我們可以非常迅速地將你的設計應用在Zynq系統上，即使第一遍實(shí)現后的性能不達標，也可以使用SDSoC快速選擇不同的用于硬件加速的功能塊，探索不同的硬件/軟件分區方案，或是通過(guò)pragma等手段來(lái)指導工具產(chǎn)生不同的系統配置等方法來(lái)進(jìn)一步優(yōu)化設計。統計顯示，使用SDSoC開(kāi)開(kāi)發(fā)Zynq系統，可以將整體開(kāi)發(fā)時(shí)間從原本的數周縮短至數日甚至數個(gè)小時(shí)。

　　現在我們稍作總結就會(huì )發(fā)現，SDSoC開(kāi)發(fā)環(huán)境提供了一個(gè)大大簡(jiǎn)化的C / C ++編程體驗，用戶(hù)現在可以在嵌入式開(kāi)發(fā)人員所熟悉的基于Eclipse?的IDE上完成整個(gè)Zynq SoC的開(kāi)發(fā)。SDSoC帶來(lái)了業(yè)界首個(gè)C / C ++的全系統優(yōu)化編譯器，提供系統級的Profiling特征分析，自動(dòng)將軟件代碼放入可編程邏輯中加速，自動(dòng)產(chǎn)生系統連接，和相關(guān)的庫以加速開(kāi)發(fā)。SDSoC也為用戶(hù)和第三方平臺開(kāi)發(fā)者提供了流程支持，通過(guò)提供平臺描述文件的的手段，可以使他們自己設計的包含有Zynq SoC的開(kāi)發(fā)板在SDSoC開(kāi)發(fā)環(huán)境中使用。

　　應用SDSoC，開(kāi)發(fā)人員可以從整個(gè)設計的C / C ++代碼開(kāi)始系統級特征分析，從而找出系統設計的瓶頸。然后用戶(hù)只需選擇將那些性能瓶頸的功能塊放入PL中加速。 SDSoC的全系統優(yōu)化編譯器會(huì )使用Vivado HLS自動(dòng)創(chuàng )建RTL IP，生成最優(yōu)的系統連接，配置軟件驅動(dòng)程序。最終的結果是一個(gè)可運行的FPGA配置比特流文件和軟件的引導映像。所有這些，完全由一個(gè)基于Eclipse的嵌入式開(kāi)發(fā)環(huán)境生成。

　　SDSoC開(kāi)發(fā)環(huán)境的優(yōu)勢

　　SDSoC提供給用戶(hù)的是一個(gè)可以用來(lái)完成整個(gè)Zynq SoC和MPSoC開(kāi)發(fā)的基于Eclipse的軟件環(huán)境，這個(gè)環(huán)境對那些已經(jīng)在使用DSP芯片、視頻SoC 和CPU處理器的嵌入式開(kāi)發(fā)人員來(lái)說(shuō)是在熟悉不過(guò)的。

　　在IDE中，用戶(hù)可以簡(jiǎn)單地選擇用來(lái)放入PL中加速的功能塊，無(wú)需手動(dòng)創(chuàng )建用于硬件實(shí)現的Vivado工程或是軟件驅動(dòng)程序。另外，已經(jīng)有很多針對FPGA硬件優(yōu)化過(guò)的IP庫可以經(jīng)由Vivado HLS導出，除了賽靈思和ARM，我們也有很多合作伙伴提供更多特定的算法庫，包括視頻類(lèi)，加解密，OpenCV等等。幫助用戶(hù)進(jìn)一步提高生產(chǎn)力。

　　關(guān)于操作系統，目前的SDSoC版本中已經(jīng)支持的目標平臺Platform大都支持多種OS，包括Linux，FreeRTOS和Standalone，如果用戶(hù)需要其他操作系統的支持，只要將所需OS打包到所用的目標平臺中即可。具體做法涉及SDSoC目標平臺的創(chuàng )建，我們稍后會(huì )在另外的文章中做詳細介紹。

　　SDSoC提供系統級特征分析功能。包括快速的性能估算，允許用戶(hù)通過(guò)快速的性能反饋來(lái)調整和優(yōu)化軟硬件代碼分區、調整系統構建，從而達到系統要求的性能和面積，同時(shí)為整個(gè)開(kāi)發(fā)過(guò)程節省了大量時(shí)間。這個(gè)估算是對整個(gè)系統的性能估算，包括可編程邏輯、數據通信和處理器系統等，SDSoC還可以報告出部分功能塊加速后的軟件/硬件的周期性能、可編程邏輯部分的硬件占用率。SDSoC也可以通過(guò)在A(yíng)RM上的快速運行反饋來(lái)報告出全軟件實(shí)現方案的周期性能，同時(shí)跟硬件加速方案性能估算進(jìn)行對比，快速報告出性能提升比例。幫助用戶(hù)在最短的時(shí)間內探索出最佳的設計實(shí)現方案。

　　在目標平臺上運行時(shí)，SDSoC還可以通過(guò)使用ARM 處理器提供的性能計數器和自動(dòng)插入到可編程邏輯的AXI總線(xiàn)性能監視器即APM來(lái)收集包括自動(dòng)化高速緩存，內存和總線(xiàn)利用率等等的硬件性能數據，報告系統性能測量數據。

　　SDSoC的核心技術(shù)可謂業(yè)界首創(chuàng )的全系統優(yōu)化編譯器，這個(gè)編譯器是一個(gè)統一的界面，不僅可以針對基于A(yíng)RM的處理器系統，也可以針對片內的可編程邏輯。SDSoC開(kāi)發(fā)環(huán)境旨在為系統架構師以及軟件開(kāi)發(fā)團隊提供一個(gè)可以使用唯一的“黃金C / C ++代碼”來(lái)快速配置，并同步生成構建系統所需的各類(lèi)軟硬件架構的可能。軟硬件統一的編譯器，可以從系統視角出發(fā)，帶來(lái)最佳的系統構建與連接，優(yōu)化的存儲器接口和軟件驅動(dòng)等。全系統優(yōu)化編譯器的另一大優(yōu)勢是支持快速的設計空間探索，允許開(kāi)發(fā)者在性能和吞吐量，延遲及面積之間作出權衡，同時(shí)保持較短的設計迭代次數。

　　具體到提升設計生產(chǎn)力這一點(diǎn)來(lái)說(shuō)，我們就以一個(gè)32乘32 的浮點(diǎn)矩陣乘法設計來(lái)舉例，如上圖所示，正因為SDSoC開(kāi)發(fā)環(huán)境特有的全系統優(yōu)化編譯器和系統級特征分析等功能，使得使用SDSoC進(jìn)行設計后，用戶(hù)可以在很短的時(shí)間內迅速生成系統配置和各種宏觀(guān)、微觀(guān)架構，探索最佳的互聯(lián)和存儲器接口，從而使得用戶(hù)可以在最短的時(shí)間內探索出使用Zynq SoC設計的十幾種可能的配置，并找到其中性能最佳的組合(圖中用綠色圈出)，繼而繼續使用SDSoC來(lái)具體進(jìn)行設計實(shí)現和調試。

　　配合使用ARM 處理器提供的性能計數器和自動(dòng)插入到可編程邏輯的AXI總線(xiàn)性能監視器收集到的各種性能數據，SDSoC還可以幫助系統架構師在最短的時(shí)間內探索出針對自己的應用平臺和設計應用來(lái)說(shuō)性能最佳的系統設計方案。與傳統的軟件硬件分別開(kāi)發(fā)的流程相比可以節約大量的開(kāi)發(fā)時(shí)間和成本。

　　SDSoC應用示例

　　介紹了這么多SDSoC的優(yōu)勢，相信不難看出，SDSoC提供的是一個(gè)真正的端到端流程。對用戶(hù)來(lái)說(shuō)，從C/C++代碼入手，經(jīng)過(guò)SDSoC，可以完成軟硬件分區，生成RTL IP功能塊，完成PS和PL之間的功能連接，包括硬件接口和軟件驅動(dòng)，最后針對目標設計平臺產(chǎn)生出可以用來(lái)加載FPGA的比特流文件和可以用來(lái)啟動(dòng)操作系統的軟件引導映像。所有這些在以往需要多個(gè)部門(mén)通力合作的工序如今都已經(jīng)簡(jiǎn)化到SDSoC這一個(gè)開(kāi)發(fā)環(huán)境中。

　　這里我們要強調一下，雖然對用戶(hù)來(lái)說(shuō)，整個(gè)圖形化操作界面是軟件和嵌入式開(kāi)發(fā)人員非常熟悉的，所有的工序也都是在SDSoC這一個(gè)開(kāi)發(fā)環(huán)境中執行和實(shí)現。但SDSoC并不是完全獨立完成了包括估算、編譯、調試和配置等等的過(guò)程，真正完成這些工序的仍然是在后臺被SDSoC自動(dòng)調用的各種賽靈思已經(jīng)成熟商用的軟件，包括Vivado、HLS、IPI和SDK等等。

　　換句話(huà)說(shuō)，SDSoC的問(wèn)世并不是為了替代在它之前已經(jīng)用于Zynq SoC開(kāi)發(fā)的各個(gè)獨立的工具，而是將其整合在一起，并提供全系統編譯和特征分析。是提升SoC開(kāi)發(fā)的設計效率和生產(chǎn)力的一大利器。

　　下面我們來(lái)看一個(gè)簡(jiǎn)單的示例：

　　首先，所有算法輸入可以都是由C/C++寫(xiě)成，或是有部分為Vivado HLS生成的IP，甚至可以就是由HDL寫(xiě)成的IP，只要將其設為C語(yǔ)言可調用IP即可。 主函數下面包含一個(gè)矩陣乘法，和一個(gè)矩陣加法。SDSoC讀入設計的源代碼，我們選擇將矩陣乘法和加法在PL中加速，而主函數仍然留在PS中運行。要實(shí)現這樣的軟硬件分區，用戶(hù)僅需在SDSoC中選擇需要硬件加速的功能函數并指定即可。SDSoC會(huì )根據用戶(hù)的劃分來(lái)生成PS和PL之間的DataMover、配置硬件接口和軟件驅動(dòng)，輸出成Vivado IPI工程，同時(shí)提供全系統性能分析和估算。用戶(hù)可以根據需要對系統實(shí)現方式進(jìn)行干預和改動(dòng)。最后，SDSoC可以輸出整個(gè)設計的FPGA比特流文件和可以用來(lái)啟動(dòng)操作系統的軟件引導映像。

　　這一過(guò)程全部都在SDSoC的界面中完成，并且可以在短短數個(gè)小時(shí)內探索多個(gè)系統配置方案，找到相對最佳性能的實(shí)現方案，并加載到目標板上進(jìn)行調試和驗證。放在以往軟硬件分別設計的傳統流程上簡(jiǎn)直不可想象。

　　SDSoC 目標平臺

　　賽靈思在2015年七月宣布開(kāi)放正式版SDSoC開(kāi)發(fā)環(huán)境，現在我們的官網(wǎng)可以下載這一軟件，正式支持的開(kāi)發(fā)板也在逐步增加中，除了在目前版本上打開(kāi)SDSoC可以看到的包括賽靈思ZC702、706等開(kāi)發(fā)平臺，還有很多已經(jīng)認證的第三方開(kāi)發(fā)平臺，更多的平臺正在逐步加入。

　　打開(kāi)SDSoC創(chuàng )建一個(gè)新的工程，就可以看到可選的Platform，下拉菜單顯示的是目前版本上已經(jīng)支持的所有內置平臺。有些特定應用平臺可能需要額外下載和安裝，具體所有支持的平臺列表可以在官網(wǎng)鏈接上查看。

　　此外賽靈思及其函數庫合作伙伴還提供包括OpenCV、線(xiàn)性代數和信號處理在內的庫函數。我們還新增了八家認證設計服務(wù)聯(lián)盟成員以擴展生態(tài)系統，從而使世界各地的設計團隊能夠充分發(fā)揮全面可編程 Zynq SoC和MPSoC的性能進(jìn)行自己的設計開(kāi)發(fā)。

　　如果上面所列這些開(kāi)發(fā)平臺都不能滿(mǎn)足您的設計需要，也沒(méi)有問(wèn)題，因為SDSoC同樣支持您自己開(kāi)發(fā)的含有Zynq SoC或MPSoC的開(kāi)發(fā)板。當然，在使用SDSoC在您的開(kāi)發(fā)板上進(jìn)行設計之前，還需要把您的開(kāi)發(fā)板轉換成相應的設計平臺描述文件，導入到SDSoC中，這樣，在啟動(dòng)SDSoC并開(kāi)始一個(gè)新的設計時(shí)，便可以在目標開(kāi)發(fā)平臺的下拉菜單中找到您自己的開(kāi)發(fā)板。

　　要在SDSoC中創(chuàng )建客戶(hù)定制平臺并不復雜，只需要從現有的Vivado IPI工程和軟件項目工程中導出工具所需的硬件平臺和軟件平臺元數據，最后將數據以SDSoC要求的形式打包放入指定的路徑即可。更具體的操作方法和流程，歡迎查看SDSoC安裝目錄下的UG1146文檔以及相關(guān)快速入門(mén)視頻，具體做法在本文不做深入討論。

　　小結

　　這篇短文旨在幫助大家了解賽靈思針對提升異構Zynq SoC以及MPSoC的設計生產(chǎn)力而推出的SDSoC開(kāi)發(fā)環(huán)境，通過(guò)對賽靈思軟件定義相關(guān)解決方案的介紹，以及對使用SDSoC前后Zynq SoC開(kāi)發(fā)流程的比較，希望讓大家有個(gè)更直觀(guān)的認識，選用更先進(jìn)高效的設計工具，提升SoC設計生產(chǎn)力。

　　衷心祝愿大家在全面可編程邏輯設計之路上收獲更多喜悅，讓Xilinx和SDSoC為您的成功助力。