低功耗8-bit 200MSPS時(shí)間交織流水線(xiàn)ADC

　　摘要：本文介紹了一款低功耗8位200MSPS的模數轉換器。ADC是由時(shí)間交織和逐級遞減技術(shù)來(lái)實(shí)現低功耗的。流水級和放大器的設計保證了低電流下滿(mǎn)足工藝、電壓、溫度(PVT)變化。本ADC采用0.35μm 雙層多晶硅柵三層金屬的CMOS工藝，在200MHz采樣頻率和41MHz輸入信號頻率下達到47.7dB的SNDR。在3V的電源電壓下功耗僅為120mW，不包括輸出緩沖器。

　　引言

　　移動(dòng)無(wú)線(xiàn)通信系統是模擬數字轉換器的主要應用。高性能的交流特性，主要包括信噪比(SNR)和無(wú)雜散動(dòng)態(tài)范圍(SFDR)，能夠提供更好的無(wú)線(xiàn)通信覆蓋率，更多的載波，更好的質(zhì)量和可靠性。功耗和面積對于移動(dòng)無(wú)線(xiàn)通信系統也非常重要。

　　在多種ADC中，流水線(xiàn)ADC是最適合做高速高精度的。目前的設計趨勢是在低功耗下實(shí)現高性能。運放共享及開(kāi)關(guān)運放技術(shù)被廣泛地應用于降低功耗上^[1-3]。但是此技術(shù)只適合低速ADC。本文中采取的一些技術(shù)可以在不犧牲性能的情況下來(lái)節省功耗。該ADC在200MSPS，輸入信號頻率為41MHz時(shí)達到47.7dB的信噪比，電流僅為40mA。

　　論文的組織如下：第二章介紹流水線(xiàn)ADC的結構。第三章介紹了流水級、放大器和基準產(chǎn)生電路等的具體結構。第四章給出最終的測試結果。

　　流水線(xiàn)ADC的結構

　　流水線(xiàn)ADC有兩個(gè)通道，每個(gè)通道都工作在100MHz下，包括5個(gè)1.5 bit流水級和一個(gè)3bit flash ADC。傳統的轉換器。第一級流水級一般為多位數，例如3.5bit或4.5bit。但在文中采用的是1.5bit的。其中有兩個(gè)原因：第一，文中ADC是時(shí)間交織的。它有兩個(gè)通道，任何不匹配都會(huì )降低性能。第一級的多位數會(huì )引起比1.5bit更多的失配，因為多位數相對于1.5位會(huì )有更多的電容和開(kāi)關(guān)。第二，在8位100MHz ADC中放大器功耗不大，所以第一級選取多位數并不比采用1.5bit和逐級遞減技術(shù)的更省功耗。系統結構如圖1所示。

　　流水線(xiàn)ADC中還有基準源和時(shí)鐘等?；鶞试幢仨殱M(mǎn)足PVT變化，所以要仔細設計符合要求;時(shí)鐘發(fā)生器為所有流水級提供時(shí)鐘，時(shí)鐘偏移會(huì )嚴重影響性能。時(shí)鐘的驅動(dòng)必須設計適當，如果驅動(dòng)太大會(huì )消耗過(guò)多的功耗，而版圖中會(huì )有很多寄生電容，所以為保證性能要留一些裕度。

　　電路實(shí)現

　　流水級

　　流水級有三種結構：開(kāi)環(huán)，閉環(huán)電荷轉移，閉環(huán)電容翻轉^[4]。開(kāi)環(huán)結構可以降低對放大器的要求，但是由于嚴重的非線(xiàn)性必須要有后臺或者前臺的數字校正電路。在8位100MSPS流水線(xiàn)ADC中，放大器的設計并不是瓶頸，所以并不選擇開(kāi)環(huán)結構。兩種閉環(huán)結構在理想情況下有相同的功能，但他們在有電容失配的情況下則表現不同。電荷轉移結構的傳輸函數如下^[5](C_s/C_f=1不考慮其它的非理性因素)：

　　Vin是輸入信號， 是電容失調，D是數字輸出，Vref 是基準電壓，電容翻轉結構的傳輸函數如下：

　　圖2為兩種結構在電容失配10%時(shí)的傳輸特性曲線(xiàn) (Δ=-0.1)：

　　如圖2所示，對于電荷轉移結構來(lái)說(shuō)，第一個(gè)和最后一個(gè)交叉點(diǎn)總是位于-1/2 和 1/2處，但輸出幅度會(huì )被Δ影響。對于電容翻轉式結構，第一個(gè)和最后一個(gè)交叉點(diǎn)會(huì )被Δ影響，但是輸出幅度不會(huì )被Δ影響。在電荷轉移結構的-1/4 和1/4處的跳變高度相對電容翻轉式結構來(lái)說(shuō)更接近Vref，分別為0.95Vref和0.9Vref。流水線(xiàn)ADC一般采用冗余位用來(lái)校正。如果失調只發(fā)生在第一級(假設其他級都是理想的且都是2bit)，那么校正過(guò)程如圖3所示。