低功耗8-bit 200MSPS時(shí)間交織流水線(xiàn)ADC

　　跟跟傳統二級放大器比有兩個(gè)優(yōu)點(diǎn)。第一，其增益要比傳統結構的高。因為第二級放大器是共源共柵放大器，所以輸出阻抗大，進(jìn)而增益也大。第二，因為第二級是輸出級，所以輸出級的極點(diǎn)是主極點(diǎn)。通過(guò)仔細的設計，可以使主極點(diǎn)遠離第一級的非主極點(diǎn)。這就意味著(zhù)不需補償，減小了負載電容，所以與傳統放大器比，更小的電流可以獲得更高的帶寬。這對低功耗設計非常重要^[6]。

　　這里選用了開(kāi)關(guān)電容共模負反饋，因為它相對連續時(shí)間共模負反饋更穩定。這里有一個(gè)改動(dòng)，即增加了SD1和SD2兩個(gè)開(kāi)關(guān)。此設計減小了電荷注入和時(shí)鐘饋通的影響，所以電容C1和C2被的取值可以C3和C4一樣而不是遠大于C3和C4。這種結構可以實(shí)現更高的速度。

　　根據計算，增益和帶寬的要求可以通過(guò)公式計算得到，因為電路中一個(gè)通道是8位100MSPS的，所以其增益要求為61dB，帶寬要求為794MHz。仿真結果如圖7所示。

　　其他電路

　　為了降低功耗，本設計采取了其它的一些功耗降低技術(shù)。首先，逐級遞減技術(shù)被應用于本設計中。在流水線(xiàn)ADC中，前級的要求要比后級更嚴格，因為后級產(chǎn)生的誤差會(huì )被前級的增益縮放。所以后級的電路并不需要前級電路那么嚴格的性能要求，例如放大器，開(kāi)關(guān)和采樣電容。它們都可以以一個(gè)合適的因子進(jìn)行縮放。在本設計中，縮放因子為3/4，2/4，6/16，4/16;其次，對SH和MDAC電路中的開(kāi)關(guān)數目進(jìn)行了優(yōu)化，相對于傳統結構，本設計用到的開(kāi)關(guān)數目更少，減小了對時(shí)鐘驅動(dòng)能力的要求。

　　測試結果

　　該ADC采用0.35μm CMOS工藝，面積為4mm²，包括了所有輔助電路如基準原的buffer，輸出buffer，pad，去耦MOS電容。兩條通道是左右對稱(chēng)的?；鶞十a(chǎn)生電路在版圖的中間，時(shí)鐘產(chǎn)生電路在流水級的兩旁，這種布局是為了保證芯片的性能。

　　圖8是版圖。首先進(jìn)行了靜態(tài)測試。如圖9所示，DNL和INL分別小于0.61dB和0.53dB。其次，進(jìn)行了動(dòng)態(tài)測試，圖10是芯片的性能隨著(zhù)輸入頻率和時(shí)鐘頻率變化的曲線(xiàn)。芯片的性能在輸入信號接近奈奎斯特頻率，時(shí)鐘頻率為300MHz時(shí)并沒(méi)有明顯下降。芯片的電流為40mA，不包括輸出buffer。

　　結論

　　本文設計了一個(gè)8-bit 200MSPS的流水線(xiàn)ADC。應用了時(shí)間交織和逐級遞減技術(shù)。流水級，放大器和基準產(chǎn)生電路都經(jīng)過(guò)仔細的設計來(lái)保證在PVT變化時(shí)的性能。該流水線(xiàn)ADC工作在200MHz采樣頻率，41MHz信號頻率下時(shí)，SNDR為47.7dB，在不包括output buffer的情況下電流消耗為40mA。

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