嵌入式系統的PCIe時(shí)鐘分配
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PCI Express(PCIe)是嵌入式和其它系統類(lèi)型的背板間通信的一個(gè)非常理想的協(xié)議。然而，在嵌入式環(huán)境中，背板連接器引腳通常很昂貴，因此，采用點(diǎn)對點(diǎn)連接的星型結構的PCIe時(shí)鐘分配方案并不理想。本文將討論如何使用一個(gè)多點(diǎn)信號來(lái)分配PCIe時(shí)鐘，而且仍滿(mǎn)足PCIe第二代規范嚴格的抖動(dòng)要求。
本文引用地址：http://dyxdggzs.com/article/195478.htmPCIe計時(shí)
PCIe基本規范1.1和2.0為信令速率2.5Gbps和5.0Gbps的時(shí)鐘分配定義了三個(gè)不同模型，見(jiàn)圖1、圖2和圖3。
共用時(shí)鐘架構成為最常使用的方法有很多理由。首先，大多數支持PCIe接口的商用芯片只適用于這種架構。其次，這種架構是唯一可以直接支持展頻計時(shí)(Spread Spectrum clocking，簡(jiǎn)稱(chēng)SSC)的架構。SSC在減少電磁干擾峰化方面起著(zhù)非常重要的作用，因此可以簡(jiǎn)化符合系統電磁輻射限制的工作(圖4)。最后，這種架構最容易形成概念和設計。
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